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依托FPGA開(kāi)發(fā)高性能網(wǎng)絡(luò )安全處理平臺
- 通過(guò)FPGA來(lái)構建一個(gè)低成本、高性能、開(kāi)放架構的數據平面引擎可以為網(wǎng)絡(luò )安全設備提供性能提高的動(dòng)力。隨著(zhù)互聯(lián)網(wǎng)技術(shù)的飛速發(fā)展，性能成為制約網(wǎng)絡(luò )處理的一大瓶頸問(wèn)題。FPGA作為一種高速可編程器件，為網(wǎng)絡(luò )安全流量處理提供了一條低成本、高性能的解決之道。
- 關(guān)鍵字： 高性能 網(wǎng)絡(luò )安全 FPGA 處理平臺
目標設計平臺使基于FPGA的系統開(kāi)發(fā)易如反
- 賽靈思公司在正式發(fā)布新一代旗艦產(chǎn)品高性能Virtex-6和低成本Spartan-6 FPGA時(shí)，首次提出了“目標設計平臺”的新概念。賽靈思目標設計平臺包含五個(gè)關(guān)鍵部分：Virtex-6和Spartan-6 FPGA器件、支持和集成業(yè)界成熟設計方法的設計環(huán)境、采用業(yè)界標準FPGA多層連接器的可擴展板和套件、提供接口的IP內核和強大的參考設計。
- 關(guān)鍵字： 目標設計平臺 系統開(kāi)發(fā) FPGA Virtex-6 Spartan-6
基于FPGA的線(xiàn)陣CCD驅動(dòng)時(shí)序及模擬信號處理的設計
- 基于FPGA設計的驅動(dòng)電路是可再編程的，與傳統的方法相比，其優(yōu)點(diǎn)是集成度高、速度快、可靠性好。若要改變驅動(dòng)電路的時(shí)序，增減某些功能，僅需要對器件重新編程即可，在不改變任何硬件的情況下，即可實(shí)現驅動(dòng)電路的更新?lián)Q代。通過(guò)對TCDl50lD輸出圖像信號特征的簡(jiǎn)要分析，分別闡述了內、外2種除噪方法，并給出了相應的時(shí)序，再利用Quartus II 7．2軟件平臺對TCDl501D CCD驅動(dòng)時(shí)序及AD9826的采樣時(shí)序進(jìn)行了設計及結果仿真，使CCD的驅動(dòng)變得簡(jiǎn)單且易于處理，這是傳統邏輯電路無(wú)法比擬的，對其他CCD時(shí)
- 關(guān)鍵字： CCD驅動(dòng)時(shí)序 模擬信號處理 FPGA
用FPGA在數字電視系統中進(jìn)行級聯(lián)編碼
- 本文介紹了串型級聯(lián)編碼的原理，以及它在數字電視地面傳輸系統中的應用，通過(guò)FPGA設計電路實(shí)現編碼過(guò)程，最后說(shuō)明串型級聯(lián)編碼的應用優(yōu)越性。
- 關(guān)鍵字： FPGA；編碼；串型級聯(lián)編碼；數字電視地面傳輸系統
多種EDA工具的FPGA協(xié)同設計
- 在FPGA開(kāi)發(fā)的各個(gè)階段，市場(chǎng)為我們提供了很多優(yōu)秀的EDA工具。面對眼花繚亂的EDA工具，如何充分利用各種工具的特點(diǎn)，并規劃好各種工具的協(xié)同使用，對FPGA開(kāi)發(fā)極其重要。本文將通過(guò)開(kāi)發(fā)實(shí)例“帶順序選擇和奇偶檢驗的串并數據轉換接口”來(lái)介紹基于多種EDA工具——QuartusII、FPGA CompilerII、Modelsim——的FPGA協(xié)同設計。
- 關(guān)鍵字： FPGA；EDA；協(xié)同設計
用最新工具解決FPGA設計中的時(shí)序問(wèn)題
- 時(shí)序問(wèn)題的惱人之處在于沒(méi)有哪種方法能夠解決所有類(lèi)型的問(wèn)題。由于客戶(hù)對于和現場(chǎng)應用工程師共享源代碼通常非常敏感，因此我們通常都是通過(guò)將工具的潛力發(fā)揮到極致來(lái)幫助客戶(hù)解決其時(shí)序問(wèn)題。當然好消息就是通過(guò)這種方法以及優(yōu)化RTL代碼，可以解決大多數時(shí)序問(wèn)題。
- 關(guān)鍵字： 時(shí)序問(wèn)題 FPGA
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