數字懸浮控制系統中的降噪方法及FPGA實(shí)現
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1 系統組成
懸浮控制系統由DSP、FPGA、A/D轉換器、傳感器、功率斬波器和電磁鐵等單元組成?？刂频哪康氖潜３蛛姶盆F與軌道之間的距離恒定，為磁浮列車(chē)提供穩定的支撐。系統結構見(jiàn)圖1。其中A/D轉換器采用MAXIM公司的MAX125，它是一種帶同步鎖存的14位4輸入A/D轉換芯片，4路同時(shí)工作時(shí)最高采親友速率為76ksps，用于采樣傳感器的輸出信號。DSP采用ADI公司的ADSP2181，用于控制算法的計算。FPGA采用ALTERA公司的EPF6016，用于產(chǎn)生PWM波和實(shí)現一些輔助功能。傳感器包括間隙傳感器和電流傳感器。功能驅動(dòng)彩IGBT組成的半H橋網(wǎng)絡(luò )，如圖2所示。功率管T1、T2由PWM波形驅動(dòng)。PWM波為高電平時(shí)導通，低電平時(shí)關(guān)斷，功率管關(guān)斷時(shí)通過(guò)功率二極管D1、D2續流。圖中的A是吸引網(wǎng)絡(luò )，防止反沖電壓過(guò)高損壞器件。該電路的特點(diǎn)是：當一個(gè)周期內T1、T2導通時(shí)間小于50%時(shí)，電磁鐵上電流為0。
2 降噪算法原理
在懸浮控制系統中，噪聲具有其自身的顯著(zhù)特片。觀(guān)察間隙、電流等傳感器的輸出信號可以看到，除了幅值不大的白噪聲外，主要是與斬波器PWM頻率相關(guān)的脈沖噪聲。圖3是試驗中示波器測量到的波形，其中2通道顯示的FPGA輸出的PWM驅動(dòng)波形，1通道顯示的是間隙傳感器的輸出波形。從該圖可以看出二者之間的對應關(guān)系：傳感器輸出信號上的噪聲在每個(gè)PWM周期內出現兩次，分別在PWM電平翻轉（低-高，高-低）1μs之后開(kāi)始出現，時(shí)間大約持續3μs.
該噪聲是由功率管開(kāi)關(guān)動(dòng)作引起的，幅值很大是影響懸浮性能的主要噪聲。它并不是白噪聲，在時(shí)域上它是具有很大能量和一定寬度的脈沖，一旦被采樣到，就會(huì )對控制性能產(chǎn)生較大影響，甚至會(huì )導致系統失控；在頻域上，它的頻譜分布在從低頻到高頻的較大范圍內，一般的濾波方法對其無(wú)能為力。
通常采用多次采樣取中間值的辦法來(lái)消除強噪聲的影響。這種方法在克服噪聲方面是有效的，但存在兩個(gè)缺點(diǎn)：（1）信號采集所需時(shí)間長(cháng)，影響總的計算時(shí)間；（2）得出的信號序列不是等間隔的，無(wú)法對信號進(jìn)行差分運算。這些缺點(diǎn)直接影響了控制器的設計，因而必須尋找新的解決途徑。
如前所述，懸浮控制系統中強噪聲出現的時(shí)刻與PWM波驅動(dòng)信號密切相關(guān)。下面分析FPGA中PWM波的產(chǎn)生機理。FPGA中設置了兩個(gè)計數器，計數器1（TM1）產(chǎn)生固定頻率的脈沖，即PWM波的頻率，系統中是20kHz;計數器2（TM2）的計數值由DSP寫(xiě)入，對應PWM波的高電平寬度，即控制量。參照圖4，當TM1計滿(mǎn)時(shí)會(huì )同時(shí)觸發(fā)下列動(dòng)作：（1）PWM波的輸出翻轉為高電平，驅動(dòng)IGBT；（2）啟動(dòng)TM1從0開(kāi)始計數；（3）啟動(dòng)TM2從0開(kāi)始計數。而當TM2計滿(mǎn)后，會(huì )觸發(fā)PWM波的輸出翻轉為低電平，關(guān)斷IGBT。
從圖4中可以看出兩點(diǎn)：（2）對應TM1的計滿(mǎn)脈沖P11、P12...的噪聲是周期性的，且與PWM周期相同；（2）對應TM2的計滿(mǎn)脈沖P21、P22...的噪聲也是每個(gè)PWM周期出現一次，但由于TM2每次計數的值不同，噪聲不是周期性的。
基于以上分析，本文提出了如下A/D要樣算法：
(1)在每個(gè)PWM周期內對信號進(jìn)行一次A/D采樣。
(2)在FPGA內設置第三個(gè)計數器TM3。
(3)當TM1的計滿(mǎn)脈沖到來(lái)時(shí)，啟動(dòng)TM3從0開(kāi)始計數。
(4)TM3的計數值設為5μs，用它的計滿(mǎn)脈沖去啟動(dòng)A/D轉換。
(5)A/D芯片完成轉換后，通過(guò)中斷通知DSP讀取數據。
該算法的優(yōu)點(diǎn)是：
(1)每個(gè)PWM周期采樣一次信號，則采樣頻率為20kHz。而磁懸浮控制系統的頻帶比較窄，ff system fsample成立，可見(jiàn)這樣的采樣頻率充分滿(mǎn)足控制的要求。
(2)PWM波的上升是周期性的，因而A/D芯片啟動(dòng)轉換的時(shí)間也是周期性的，采樣到的數據是等間隔的。
(3)A/D芯片MAX125有鎖存功能，鎖存模擬信號大約需要1μs，在算法中，鎖存動(dòng)作在PWM上升沿后的第5μs開(kāi)始，第6μs結束。從圖3可以看出，這個(gè)時(shí)間段內模擬信號上的強噪聲已經(jīng)消失，不會(huì )被采樣到。這就是算法的核心思想——避開(kāi)強噪聲再進(jìn)行采樣。
那么，會(huì )不會(huì )出現由于PWM的有效電平持續時(shí)間過(guò)短，導致A/D采樣到IGBT關(guān)斷動(dòng)作產(chǎn)生的強噪聲呢？存在這種可能。但這可以通過(guò)在控制算法中采取措施避免。當PWM波的高電平占空比小于50%的時(shí)候，電磁鐵上沒(méi)有電流。因此可以在控制算法中設定一個(gè)PWM波高電平占空比的下限，這里取30%。這樣絲亮不會(huì )影響控制結果。PWM頻率為20kHz，則每個(gè)PWM周期最少輸出15μs的高電平。而A/D芯片在PWM波翻轉成高電平后的第5μs到第6μs之間進(jìn)行信號獲取，完全避開(kāi)了IGBT關(guān)斷動(dòng)作的影響。
3 算法實(shí)現
在FPGA中設置一個(gè)定時(shí)器，設置計數周期為5μs。當PWM電平由低到高翻轉時(shí)，啟動(dòng)計數器開(kāi)始計數。計滿(mǎn)5μs以后啟動(dòng)A/D轉換。A/D轉換完成以后通過(guò)中斷通知DSP讀取A/D轉換的結果。具體設計見(jiàn)圖5。
圖5
FPGA電路邏輯說(shuō)明：
輸入信號為pwm、data[7..0]、wr_addr1、clk_20m，輸出信號為ad_start。其中pwm為頻率20kHz的PWM波，data[7..0]是dsp的低位數據總線(xiàn)，初始化的時(shí)候通過(guò)它向寄存器寫(xiě)入數值0x64(即十進(jìn)制的100，1s 20M х100=5 μs)，wr_addr1是寫(xiě)出地址信號，clk_20m是頻率為20MHz的時(shí)鐘信號。輸出信號ad_start用于啟動(dòng)A/D轉換。
在一個(gè)PWM周期到來(lái)的時(shí)候，依次產(chǎn)生以下動(dòng)作：（1）pwm信號由低變高，觸發(fā)D觸發(fā)器，使能計數器，開(kāi)始計數。（2）當計數器計到100時(shí)，它的輸出q[]全部變?yōu)?，從而觸發(fā)與其相連的D觸發(fā)器，Q輸出變?yōu)?。（3）下一個(gè)clk_20m的時(shí)鐘將該觸發(fā)器的Q輸出恢復成1。這樣就在ad_start信號線(xiàn)上形成了一個(gè)脈沖，用于啟動(dòng)A/D轉換。（4）與此同時(shí)，Q變使得與cnt_en相連的D觸發(fā)器輸出1，禁止計數器計數，直到下一次pwm波形變高。
本文所討論的降噪算法及其硬件實(shí)現在磁浮列車(chē)單轉向架上進(jìn)行了試驗。通過(guò)對比可以看出，采用降噪算法以后懸浮系統的振動(dòng)明顯降低，噪聲也減小到能夠承受的范圍。以上通過(guò)分析系統中的噪聲特性，設計了一種通過(guò)避開(kāi)主要噪聲持續時(shí)間進(jìn)行采樣的降噪算法，并通過(guò)FPGA進(jìn)行了實(shí)現。通過(guò)實(shí)驗，證明該方法明顯降低了噪聲對系統的影響。通過(guò)實(shí)驗，證明該方法明顯降低了噪聲對系統的影響，提高了控制性能。該方法適用于采用半橋驅動(dòng)拓撲結構一類(lèi)的功率放大電路。
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