寬頻帶數字鎖相環(huán)的設計及基于FPGA的實(shí)現

摘要: 本文簡(jiǎn)要介紹了在FPGA中實(shí)現全數字鎖相環(huán)(DPLL)的原理與方法，以解決在同步串行數據通信時(shí)的同步時(shí)鐘不穩定時(shí)的快速恢復問(wèn)題； 并重點(diǎn)介紹了采用可控模數分頻器實(shí)現的數字鎖相環(huán)中寬頻帶捕獲的方法與實(shí)現過(guò)程。

關(guān)鍵詞: DPLL；FPGA；數字環(huán)路濾波器；時(shí)鐘恢復；寬頻帶

引言

數字鎖相環(huán)(DPLL)技術(shù)在數字通信、無(wú)線(xiàn)電電子學(xué)等眾多領(lǐng)域得到了極為廣泛的應用。與傳統的模擬電路實(shí)現的PLL相比，DPLL具有精度高、不受溫度和電壓影響、環(huán)路帶寬和中心頻率編程可調、易于構建高階鎖相環(huán)等優(yōu)點(diǎn)。隨著(zhù)集成電路技術(shù)的發(fā)展，不僅能夠制成頻率較高的單片集成鎖相環(huán)路，而且可以把整個(gè)系統集成到一個(gè)芯片上去。在基于FPGA的通信電路中，可以把全數字鎖相環(huán)路作為一個(gè)功能模塊嵌入FPGA中，構成片內鎖相環(huán)。一般同步串行口通信方式的同步串行口之間的數據傳輸除了數據線(xiàn)外還必須有專(zhuān)門(mén)的同步時(shí)鐘線(xiàn)，這種連接方式不但需要增加一條線(xiàn)路，同步性能受環(huán)境的影響還較大。利用數字鎖相環(huán)可以從串行位流數據中恢復出接收位同步時(shí)鐘。這樣，串行口之間只用一根數據線(xiàn)就可以接收同步串行數據，簡(jiǎn)化了串行口的接口關(guān)系。本文介紹基于FPGA數字鎖相環(huán)恢復串行數據位同步時(shí)鐘的設計與實(shí)現及提高數字鎖相環(huán)性能的措施。

DPLL結構及工作原理

全數字鎖相環(huán)路(DPLL)的基本結構如圖1所示。主要由鑒相器DPD、數字環(huán)路濾波器DLF、脈沖加減電路(數控振蕩器 DCO)和分頻器(可控變模N)四部分構成。脈沖加減電路的時(shí)鐘分別為2Nfc,fc為環(huán)路中心頻率。DPLL是一種相位反饋控制系統。它根據輸入信號fin與本地恢復時(shí)鐘fout之間的相位誤差(超前還是滯后)信號送入數字環(huán)路濾波器DLF 中對相位誤差信號進(jìn)行平滑濾波，并生成控制DCO 動(dòng)作的控制信號DCS，DCO 根據控制信號給出的指令，調節內部高速振蕩器的震蕩頻率，通過(guò)連續不斷的反饋調節，使其輸出時(shí)鐘fout的相位跟蹤輸入數據fin的相位。

圖1 全數字鎖相環(huán)基本結構

環(huán)路模塊具體功能及其電路實(shí)現

數字鑒相器的設計

常用的鑒相器有兩種，異或門(mén)(XOR)鑒相器和邊沿控制鑒相器(ECPD)。與一般DPLL的DPD設計不同，位同步DPLL的DPD需要排除位流數據輸入連續幾位碼值保持不變的不利影響。本文采用改進(jìn)型異或門(mén)鑒相器，它輸出一個(gè)表示本地恢復時(shí)鐘超前或滯后于輸入信號的相位誤差。如果本地恢復時(shí)鐘超前于輸入信號，則超前/滯后脈沖UD輸出為高電平，反之UD輸出為低電平，如圖2所示。

圖2 改進(jìn)型異或門(mén)鑒相器的原理圖及工作波形圖

可見(jiàn)，在輸出信號Fout為超前、滯后和同步于Fin時(shí)，PE脈沖的前沿距離Fin的上升沿相位是不等的。

數字環(huán)路濾波器的設計

數字環(huán)路濾波器(DLF)作用是消除鑒相器輸出的相位差信號PE中的高頻成分，保證環(huán)路的性能穩定，實(shí)際上可用一變?？赡嬗嫈灯?設模數為K)來(lái)實(shí)現。K變?？赡嬗嫈灯鞲鶕嗖钚盘朠E來(lái)進(jìn)行加減運算。當PE為高電平時(shí)，計數器進(jìn)行加運算，如果相加的結果達到預設的模值，則輸出一個(gè)進(jìn)位脈沖信號DP給脈沖加減電路；當PE為低電平時(shí)，計數器進(jìn)行減運算，如果結果為零，則輸出一個(gè)借位脈沖信號DP給脈沖加減電路。當Fout同步于Fin或只有隨機干擾脈沖時(shí)，計數器加減的數目基本相等，計數結果在初始值處上下徘徊，不會(huì )產(chǎn)生進(jìn)位和借位脈沖，濾除因隨機噪聲引起的相位抖動(dòng)。計數器根據輸出結果生成控制DCO 動(dòng)作的控制指令。

K變?？赡嬗嫈灯髂Ｖ礙對DPLL的性能指標有著(zhù)很大的影響。計數器模值K的取值可根據輸入信號的相位抖動(dòng)而定，加大模值K，有利于提高DPLL 的抗噪能力，但是會(huì )導致較大的捕捉時(shí)間和較窄的捕捉帶寬。減小模值K 可以縮短捕捉時(shí)間，擴展捕捉帶寬，但是降低了DPLL 的抗噪能力。本設計中選擇K=4。在初始時(shí)刻，計數器被置初值為K/2=2，這樣可以DPLL捕捉速度很快。

數控振蕩器的設計

數控振蕩器( DCO)在數字鎖相環(huán)路中所處的地位相當于模擬鎖相環(huán)路中的電壓控制振蕩器。在本數字鎖相環(huán)設計中使用數控振蕩器是可變模式分頻器。它的輸出是調整可變分頻器的模值N。該值的大小會(huì )隨著(zhù)每個(gè)Fin周期內(Fin=1時(shí))鑒相輸出PE進(jìn)行調整。當UD為高電平時(shí)，將可變分頻模值N增大，以調整分頻輸出使之相位滯后；當UD輸出為低電平時(shí)，將可變分頻模值N減小，已調整分頻輸出使之輸出相位提前。如果數字環(huán)路濾波器既沒(méi)有控制脈沖信號DP輸出，那么，分頻模值N將保持不變，經(jīng)除N分頻后的輸出本地恢復信號相位和輸入信號相位處于同步狀態(tài)。

本地高速時(shí)鐘信號CLK由片外高速振蕩器提供。時(shí)鐘信號周期大小決定了DPLL 在鎖定狀態(tài)下相位跟蹤的精度，同時(shí)，它還影響DPLL 的捕捉時(shí)間和捕捉帶寬。為提高相位跟蹤的精度以降低數據接收的誤碼率，時(shí)鐘信號CLK的取值應盡量高。本設計中取高速時(shí)鐘信號CLK的振蕩頻率為64MHz。數控振蕩器可由一個(gè)可逆計數器實(shí)現。

N分頻器的設計

N分頻器則是一個(gè)簡(jiǎn)單的除N計數器。N分頻器對脈沖加減電路的輸出脈沖再進(jìn)行N分頻，得到整個(gè)環(huán)路的輸出信號Fout。同時(shí)，因為Fout=CLK/2N=fc，因此通過(guò)改變分頻值N可以得到不同的環(huán)路中心頻率fc。另外，模值N的大小決定了DPLL的鑒相靈敏度為π/N。

環(huán)路實(shí)現

本設計在A(yíng)ltera公司QUARTUSII5.0 開(kāi)發(fā)軟件平臺上，利用VHDL語(yǔ)言運用自頂向下的系統設計方法， 在A(yíng)ltera最新CPLD芯片MAXII240上設計全數字鎖相環(huán)。將鎖相環(huán)路設計完畢后，并通過(guò)QUARTUSII5.0集成環(huán)境進(jìn)行仿真、綜合、驗證，DPLL設計結果如圖3。

圖3  改進(jìn)型異或門(mén)鑒相器DPLL原理圖

其中，可逆計數器counter2為環(huán)路濾波器DLF，預設初值為12，加法進(jìn)位模值為4，減法進(jìn)位模值為12?？赡嬗嫈灯鱨mp_counter2為數控振蕩器，其預置值為time[3..0]，其輸出即為鎖相環(huán)路分頻器的模值N，輸出值大小隨著(zhù)控制脈沖信號DP的數目有關(guān)。在本設計中，fclk=64MHz，fin=2Mb/s，則time[3..0]=0100b=8。加法計數器lmp_counter2為模值N受控的鎖相環(huán)路分頻器。值得注意的是鎖相環(huán)路分頻器lmp_counter2的進(jìn)位輸出Cout不可直接作為分頻輸出，因為在仿真過(guò)程中發(fā)現隨著(zhù)fclk頻率的升高，Cout容易產(chǎn)生冒險毛刺，影響鎖相環(huán)的穩定性。因此外加一4輸入或非門(mén)作為分頻器輸出判決。

在圖4仿真結果中，fclk=64MHz，fin=2Mb/s。 仿真輸入信號Fin為一任意的二進(jìn)制碼流信號?？梢?jiàn)，對于多位連1或連0的碼流信號，該鎖相環(huán)的輸出Fout都能準確恢復出同步所需的時(shí)鐘。在第二個(gè)輸入碼位到來(lái)時(shí)本地恢復時(shí)鐘Fout就已經(jīng)進(jìn)入同步狀態(tài)，捕捉速度很快。相位鎖定誤差最大為π/2N=π/16。

圖4 改進(jìn)型異或門(mén)鑒相器DPLL仿真結果

捕獲帶寬的擴展

上述設計的數字鎖相環(huán)雖然可以快速鎖定，鎖相精度也較高，但其捕捉范圍較窄。該數字鎖相環(huán)的最大相移調整能力為