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ChipDesign ISE 11 設計工具視點(diǎn)
- 作為一個(gè)負責FPGA 企業(yè)市場(chǎng)營(yíng)銷(xiāo)團隊工作的人，我不得不說(shuō)，由于在工藝技術(shù)方面的顯著(zhù)成就以及硅芯片設計領(lǐng)域的獨創(chuàng )性，FPGA 正不斷實(shí)現其支持片上系統設計的承諾。隨著(zhù)每一代新產(chǎn)品的推出，FPGA 在系統中具有越來(lái)來(lái)越多的功能，可作為協(xié)處理器、DSP 引擎以及通信平臺等，在某些應用領(lǐng)域甚至還可用作完整的片上系統。 因此，在摩爾定律的作用下，FPGA 產(chǎn)業(yè)的門(mén)數量不斷增加，性能與專(zhuān)門(mén)功能逐漸加強，使得 FPGA 在電子系統領(lǐng)域能夠取代此前只有 ASIC 和 ASSP 才能發(fā)揮的作用。不過(guò)，說(shuō)到底，F
- 關(guān)鍵字： xilinx FPGA VHDL Verilog
Altium加快其軟件更新步伐
- Altium繼續在其下一代電子產(chǎn)品設計軟件Altium Designer中提供新功能，幫助電子產(chǎn)品設計人員站在新科技和潮流的最前沿。 Altium公司首席執行官Nick Martin表示：“我們認為，讓用戶(hù)等待每隔數年才更新一次版本的產(chǎn)業(yè)模型已經(jīng)完全不符合當前的需求。” 此次最重要的新特性是基于網(wǎng)絡(luò )的軟件許可證管理和訪(fǎng)問(wèn)選項。它使電子產(chǎn)品設計人員能夠有效地管理設計團隊、工作量及項目。 Altium Designer中的其他新特性包括針對板卡級設計人員的定制FP
- 關(guān)鍵字： Altium 電子產(chǎn)品設計 FPGA HDL
首屆中國開(kāi)源IP核標準化設計競賽啟動(dòng)
- 在工信部電子信息司的指導下，工業(yè)和信息化部軟件與集成電路促進(jìn)中心(CSIP )聯(lián)合集成電路IP核標準工作組，現面向全國集成電路設計企業(yè)工程師、科研院所及高校師生，舉辦2009年“首屆中國開(kāi)源IP核標準化設計競賽”，競賽報名工作已于6月3日啟動(dòng)。報名及詳情咨詢(xún)可登錄競賽官方網(wǎng)站 http://www.ipmall.org.cn了解。據悉本次競賽獲獎?wù)呖煞謩e獲得現金1萬(wàn)元、5千元等獎勵，針對學(xué)生參賽者有機會(huì )獲得到IBM中國芯片設計中心實(shí)習的機會(huì )! 參賽者可以個(gè)人或團隊(不高于
- 關(guān)鍵字： CSIP VHDL Verilog
基于神經(jīng)網(wǎng)絡(luò )電機 速度控制器的SOPC系統
- 針對機器人伺服控制系統高速度、高精度的要求，介紹一種全數字化的基于神經(jīng)網(wǎng)絡(luò )控制的直流電機速度伺服控制系統的設計方案。速度控制器采用BP網(wǎng)絡(luò )參數辨識自適應控制，并將其在FPGA進(jìn)行硬件實(shí)現；同時(shí)用Nios II軟核處理器作為上位機，構成一個(gè)完整的速度伺服控制器的片上可編程系統(SOPC)。實(shí)驗結果表明，該控制系統具有較高的控制精度、較好的穩定性和靈活性。
- 關(guān)鍵字： SOPC 系統 控制器 速度 神經(jīng)網(wǎng)絡(luò ) 電機 基于 神經(jīng)網(wǎng)絡(luò ) 伺服控制 現場(chǎng)可編程門(mén)陣列 Verilog HDL
基于Verilog-HDL的軸承振動(dòng)噪聲電壓峰值檢測
- 引言 在軸承生產(chǎn)行業(yè)中，軸承振動(dòng)噪聲的峰值檢測是一項重要的指標。以往，該檢測都是采用傳統的模擬電路方法，很難做到1：1地捕捉和保持較窄的隨機波形的最大正峰值。本文敘述了基于Verilog-HDL與高速A/D轉換器相結合所實(shí)現的快速軸承噪聲檢測方法。 1 振動(dòng)噪聲電壓峰值檢測方案的確定 1.1 軸承振動(dòng)噪聲的產(chǎn)生及檢測 圖1是軸承振動(dòng)噪聲電壓峰值檢測系統的示意圖。由于加工設備、技術(shù)、環(huán)境等因素的影響，生產(chǎn)的軸承都程度不同地帶有傷疤。圖1中，假設某待測軸承有一處傷疤。由于傷痕的存在，軸
- 關(guān)鍵字： Verilog 軸承 振動(dòng)噪聲 電壓峰值檢測
基于SystemC的系統級芯片設計方法研究
- 隨著(zhù)集成電路制造技術(shù)的迅速發(fā)展,SOC設計已經(jīng)成為當今集成電路設計的發(fā)展方向。SO C設計的復雜性對集成電路設計的各個(gè)層次,特別是對系統級芯片設計層次,帶來(lái)了新挑戰，原有的HDL難以滿(mǎn)足新的設計要求。 硬件設計領(lǐng)域有2種主要的設計語(yǔ)言：VHDL和Verilog HDL。而兩種語(yǔ)言的標準不統一，導致軟硬件設計工程師之間工作交流出現障礙,工作效率較低。因此，集成電路設計界一直在尋找一種能同時(shí)實(shí)現較高層次的軟件和硬件描述的系統級設計語(yǔ)言。Synopsys公司與Coware公司針對各方對系統級設計語(yǔ)言的
- 關(guān)鍵字： SOC SystemC 集成電路 VHDL Verilog HDL
基于Verilog HDL的異步FIFO設計與實(shí)現
- 在現代IC設計中，特別是在模塊與外圍芯片的通信設計中，多時(shí)鐘域的情況不可避免。當數據從一個(gè)時(shí)鐘域傳遞到另一個(gè)域，并且目標時(shí)鐘域與源時(shí)鐘域不相關(guān)時(shí)，這些域中的動(dòng)作是不相關(guān)的，從而消除了同步操作的可能性，并使系統重復地進(jìn)入亞穩定狀態(tài)[1]。在有大量的數據需要進(jìn)行跨時(shí)鐘域傳輸且對數據傳輸速度要求比較高的場(chǎng)合，異步FIFO是一種簡(jiǎn)單、快捷的解決方案。 異步FIFO用一種時(shí)鐘寫(xiě)入數據，而用另外一種時(shí)鐘讀出數據。讀寫(xiě)指針的變化動(dòng)作由不同的時(shí)鐘產(chǎn)生。因此，對FIFO空或滿(mǎn)的判斷是跨時(shí)鐘域的。如何根據異步的指針
- 關(guān)鍵字： FIFO 異步 Verilog HDL IC 亞穩態(tài)
HDL設計探究
- 一.可移植性編碼 1．只使用IEEE標準類(lèi)型（VHDL）：（1）使用STD_LOGIC類(lèi)型,而不是STD_ULOGIC類(lèi)型；(2)設計中不要創(chuàng )建過(guò)多的的子類(lèi)型；（3）不要使用BIT和BIT_VECTOR類(lèi)型。 2．不使用立即數：在設計中，不要使用立即數（但作為例外，可使用0和1），推薦使用常量。使用常量有以下優(yōu)點(diǎn)：（1）常量對于一個(gè)設計具有更多的靈活性；（2）常量值只需要在一個(gè)地方修改；（3）編譯器可能只支持常量類(lèi)型，不支持立即數。 3．對于VHDL程序，把常數和參數定義在由1個(gè)或多個(gè)文件組成的程序
- 關(guān)鍵字： HDL 設計 可編程
一種基于FPGA的準單輸入調變序列生成器設計
- 1.引言 隨著(zhù)集成電路復雜度越來(lái)越高，測試開(kāi)銷(xiāo)在電路和系統總開(kāi)銷(xiāo)中所占的比例不斷上升，測試方法的研究顯得非常突出。目前在測試源的劃分上可以采用內建自測試或片外測試。內建自測試把測試源和被測電路都集成在芯片的內部，對于目前SOC級的芯片測試如果采用內建自測試則付出的硬件面積開(kāi)銷(xiāo)則是很大的，同時(shí)也增加了芯片設計的難度：因此片外測試便成為目前被普遍看好的方法。由于FPGA具有可重構的靈活性，利用FPGA來(lái)作為測試源實(shí)現片外測試就是一種非常有效的手段。 由于偽隨機模式測試只需要有限個(gè)數的輸入向量便
- 關(guān)鍵字： 嵌入式系統 單片機 FPGA 序列生成器 Verilog HDL MCU和嵌入式微處理器
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