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數字電路設計
數字電路設計 文章 進(jìn)入數字電路設計技術(shù)社區
低功耗制造性測試的設計-第二部分
- 假設設計的某個(gè)時(shí)鐘驅動(dòng)了大量觸發(fā)器,以至它們的峰值開(kāi)關(guān)動(dòng)作超過(guò)設計的總體功率預算。我們不希望測試邏輯去改變任何時(shí)鐘,相反我們將設計分割成N個(gè)模塊,各模塊具有自己的掃描啟動(dòng)引腳,并且包含自己的掃描壓縮邏輯和掃描鏈。(如圖2所示)模塊的數量和組成需要仔細選取,以便任何單個(gè)模塊(包括具有大部分觸發(fā)器的模塊)的觸發(fā)器開(kāi)關(guān)速率不超過(guò)總功率預算。從這方面講,可以認為分割將功率預算硬連(hardwire)進(jìn)了設計。
- 關(guān)鍵字: ATPG 數字電路設計 SoC DFT
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數字電路設計介紹
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