德州推出可編程高靈活性時(shí)鐘乘法器
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這三款 CDCE706 PLL 基于 TI 的射頻 (RF) Silicon Germanium 工藝開(kāi)發(fā),可以接受晶振、LVCMOS 或差分輸入,并且可以利用單個(gè)時(shí)鐘源產(chǎn)生 6 個(gè)時(shí)鐘信號。利用片上 EEPROM 技術(shù),設計人員可以輕松編程,并且把器件的寄存器設置保存到非易失存儲器,這樣在上電時(shí)就無(wú)需再編程。在器件投入系統使用時(shí),設計人員還可以根據需要采用雙線(xiàn) SMBus 接口對輸出進(jìn)行動(dòng)態(tài)地重新編程。
通過(guò)提供低于 60psec 超低周期抖動(dòng)的同時(shí)對設計過(guò)程進(jìn)行簡(jiǎn)化,CDCE706 可以實(shí)現快速產(chǎn)品上市。用戶(hù)只需定義輸入/輸出頻率或分割器 (divider) 設置,后者可以自動(dòng)設置 PLL 參數。這反過(guò)來(lái)可以確保高環(huán)路穩定性,并使用戶(hù)免于手動(dòng)設置充電泵電流、濾波器組件、相位裕度或環(huán)路帶寬。TI 的 RF 工藝技術(shù)可以在保持卓越 PLL 頻率隔離的同時(shí)集成上述功能。
此外,新器件具有極其靈活的輸出設置,如:?jiǎn)⒂?、禁用、低狀態(tài)、信號反相、0.6~3.3ns 的壓擺率控制、以及 2.3~3.6V 可變輸出電源。這些功能與可編程擴頻時(shí)鐘 (SSC) 一起為設計人員提供強大的工具,通過(guò)獲得最低的電磁干擾 (EMI) 來(lái)優(yōu)化自己的設計。另外,該器件的高分辨率 PLL 分割器可實(shí)現 0 PPM 輸出時(shí)鐘誤差,從而達到高頻穩定性。
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