基于CPLD的任意波形發(fā)生器(05-100)

　　CPLD電路設計

　　CPLD主要負責以高速率(150MHz)從SRAM中取數到DAC,其核心電路是一個(gè)13位的計數器。波形數據文件的大小為8Kbytes。如果要擴大波形文件的大小,可以根據需要增加CPLD的地址計數器容量。在CPLD內部構造的DAC控制電路如圖2所示,下面對其控制流程進(jìn)行分析。

　　PA[15:0]接AT90S8515的2個(gè)8位并行口;D[15:0]接SRAM的數據線(xiàn)D0-D15;AD[12:0]接SRAM的地址線(xiàn)A0-A12;DB[15:0]接DAC的D0-D11(D12-D15不用);CLK_SEL選擇計數器的時(shí)鐘輸入方式;CLK_AVR接MCU的一個(gè)I/O端,通過(guò)軟件編程在CLK_AVR輸出脈沖信號作為計數器的時(shí)鐘;CLK_CPLD接150MHz時(shí)鐘信號;/WR和 /WE接MCU的I/O端。

　　當PC機下載數據時(shí),其控制流程如下：

　?、貱LK_SEL=0,選擇軟件時(shí)鐘

　?、趶臀坏刂酚嫈灯?/p>

　?、跰CU送數據到PA[15：0]

　?、?WR從0變到1,打開(kāi)從MCU到SRAM的數據緩沖器將數據寫(xiě)入SRAM

　?、萁oCLK_AVR一個(gè)脈沖,讓計數器增1從而指向SRAM的下一個(gè)接收地址單元。

　　當數據下載完成后, 啟動(dòng)CPLD從SRAM取數據到DAC,其控制流程如下：

　?、賅E=1,打開(kāi)從SRAM到DAC的緩沖器。

　?、贑LK_SEL=1,計數器的輸入時(shí)鐘選擇150MHz的外部時(shí)鐘,

　?、蹚臀坏刂酚嫈灯?外部高速時(shí)鐘的驅動(dòng)下地址計數器開(kāi)始計數,從SRAM中取出數據送到DAC進(jìn)行數據轉換。

　　CPLD的編程在Quartus II 5.0環(huán)境下進(jìn)行,Quartus的設計輸入支持AHDL、VHDL、Verilog HDL等硬件描述語(yǔ)言的程序輸入和圖形輸入,這里采用圖形輸入的方式。完成設計輸入后,依次進(jìn)行編譯、功能仿真、時(shí)序仿真。圖3是CPLD取數據到DAC進(jìn)行轉換的時(shí)序仿真結果。圖中CPLD的工作頻率為125MHz,實(shí)際工作中最高工作在200MHz,從圖中可以看出,每來(lái)一個(gè)時(shí)鐘,CPLD從SRAM中取出一個(gè)數據送DAC進(jìn)行A/D轉換。最后將結果下載到CPLD內部運行。

　　軟件設計

　　AWG的軟件采用CodeVision AVR C編寫(xiě),AT90S8515支持ISP,程序編譯后經(jīng)JTAG口下載到AT90S8515中。為配合該裝置的使用,我們在VB開(kāi)發(fā)環(huán)境下設計了上位機軟件,其運行界面如圖4所示,在該軟件中選擇要產(chǎn)生的波形,然后下載到AWG。

　　AWG和PC機采用RS-232串口通信, 上電運行后等待PC傳送波形,接收完波形數據后,啟動(dòng)CPLD從SRAM中取出數據送DAC進(jìn)行D/A轉換,經(jīng)低通濾波器形成輸出波形。

　　結語(yǔ)

　　AWG和PC機通過(guò)RS-232串口連接后,運行PC機軟件,在PC機上選擇要生成的波形,生成波形數據下載到AWG,可以選擇線(xiàn)性調制技術(shù)的絕對相移鍵控(BPSK)、相對相移鍵控(DPSK)、四相相移鍵控(QPSK)、交錯正交相移鍵控(OQPSK)、p/4偏移差分相移鍵控(p/4-DQPSK),恒包絡(luò )調制的二進(jìn)制頻移鍵控(FSK)、最小頻移鍵控(MSK)、高斯濾波最小頻移鍵控(GMSK),混合線(xiàn)性和恒包絡(luò )調制技術(shù)的M相相移鍵控(MPSK)、多進(jìn)制正交幅度調制(QAM)、多進(jìn)制頻移鍵控(MFSK)等波形,下載到AWG生成所要的波形。圖5是DAC工作在125MHz下合成的2FSK波形?！?/p>