常用通信接口技術(shù)的探討

　　與串并行轉換器相連的光電器件

　　在高速光纖通信系統中，傳輸的數據流需要進(jìn)行格式轉換，即在光纖傳輸時(shí)的串行格式及在電子處理時(shí)的并行格式之間轉換。串行器-解串器(一般被稱(chēng)作串并行轉換器)就是用來(lái)實(shí)現這種轉換的。串并行轉換器與光電傳感器間的接口通常為高速串行數據流，利用一種編碼方案實(shí)現不同信令，這樣可從數據恢復嵌入時(shí)鐘。根據所支持的通信標準，該串行流可在1.25Gb/s(千兆以太網(wǎng))、2.488Gb/s(OC-48/STM-16)、9.953Gb/s(OC-192/STM-64)或10.3Gb/s(10千兆以太網(wǎng))條件下傳輸。

　　串并行轉換器至成幀器接口

　　在Sonet/SDH的世界中，光纖中的數據傳輸往往采用幀的形式。每幀包括附加信息(用于同步、誤差監視、保護切換等)和有效載荷數據。傳輸設備必須在輸出數據中加入幀的附加信息，接收設備則必須從幀中提取有效載荷數據，并用幀的附加信息進(jìn)行系統管理。這些操作都會(huì )在成幀器中完成。

　　由于成幀器需要實(shí)現某些復雜的數字邏輯，因而決定了串并行轉換器與成幀器間所用的接口技術(shù)，采用標準CMOS工藝制造的高集成度IC。目前的CMOS工藝不能支持10Gb/s串行數據流，因此串并行轉換器與成幀器間需要并行接口。目前最流行的選擇是由光網(wǎng)絡(luò )互聯(lián)論壇(Optical Internetworking Forum)開(kāi)發(fā)的SFI-4，該接口使用兩個(gè)速度達622Mb/s的16位并行數據流(每個(gè)方向一個(gè))。SFI-4與目前很多新型接口一樣，使用源同步時(shí)鐘，即時(shí)鐘信號與數據信號共同由傳輸器件傳輸。源同步時(shí)鐘可顯著(zhù)降低時(shí)鐘信號與數據信號間的偏移，但它不能完全消除不匹配PCB線(xiàn)路長(cháng)度引起的偏移效應。16個(gè)數據信號和時(shí)鐘信號均使用IEEE-1593.6標準LVDS信令。該接口僅需在串并行轉換器與成幀器間來(lái)回傳輸數據，距離較短，因此無(wú)須具備復雜的流控制或誤差檢測功能。

　　以太網(wǎng)中也存在類(lèi)似接口。在10千兆以太網(wǎng)PHY的物理編碼子層(PCS)與物理介質(zhì)連接(PMA)層之間，IEEE-802.3ae規范提供了一種被稱(chēng)作XSBI的接口。這種10千兆16位接口在每個(gè)方向都具有16位并行數據流及源同步時(shí)鐘。數據和時(shí)鐘均使用IEEE-1593.6標準LVDS信令。數據通道使用64b/66b編碼方案，其時(shí)鐘頻率為644MHz。

　　該10千兆以太網(wǎng)規范使用串行接口連接MAC(介質(zhì)訪(fǎng)問(wèn)控制)層和PHY(物理)層。這個(gè)被稱(chēng)作XAUI的接口，也被稱(chēng)為10千兆連接單元接口，這是一種使用四通道的串行接口，每個(gè)通道傳輸2.5Gb/s有效載荷數據，8b/10b編碼使每個(gè)通道的比特率高達3.125Gb/s。該接口一般用于連接MAC和包含PHY及光器件的獨立模塊。根據幾家制造商的多源協(xié)議開(kāi)發(fā)的Xenpak光模塊使用XAUI接口。后文還將提到XAUI也用于系統背板。

　　成幀器與網(wǎng)絡(luò )處理器及其他元件間的接口

　　成幀器與網(wǎng)絡(luò )處理器間傳輸的數據可代表很多不同的數據流。Sonet/SDH幀中包含的附加數據表明數據有效載荷中每個(gè)數據流的位置，該信息需要在成幀器與網(wǎng)絡(luò )處理器及相關(guān)器件間傳輸，如分類(lèi)引擎和流量管理器。此外，網(wǎng)絡(luò )處理器和相關(guān)器件還實(shí)現各種復雜的任務(wù)，如數據包傳向交換芯片的時(shí)序安排，管理數據包內容以確保沒(méi)有非法數據進(jìn)入網(wǎng)絡(luò )，以及測量帶寬以便特定應用或用戶(hù)享有優(yōu)先權。由于這些任務(wù)很復雜，因此需要在成幀器與網(wǎng)絡(luò )處理器間實(shí)施流控制方案。

　　成幀器、網(wǎng)絡(luò )處理器與相關(guān)器件間通常使用的接口包括Utopia接口、POS-PHY接口、SPI接口和Flexbus接口。每個(gè)接口的后綴為level X，其級別表明標稱(chēng)數據速率。Level 2即指每個(gè)方向的數據速率為622Mb/s，Level 3為2.488Gb/s，level 4為9.953Gb/s，Level 5為39.8Gb/s。因此POS-PHY Level 4的標稱(chēng)帶寬為9.953Gb/s。Utopia接口是為包含固定長(cháng)度ATM單元的數據流而設計的。

　　POS-PHY接口(Sonet物理層上的包)由PMC-Sierra和Saturn開(kāi)發(fā)，很多特性與Utopia接口相同，有一項改進(jìn)功能值得注意，即POS-PHY能滿(mǎn)足不同長(cháng)度數據包的需要，而Utopia只適用于固定單元長(cháng)度。這表明POS-PHY接口是為無(wú)須ATM層，即可在Sonet/SDH傳輸層上直接傳輸長(cháng)度變化的IP包的應用而設計的，因此被稱(chēng)作Sonet上的數據包。

　　Flexbus接口由AMCC開(kāi)發(fā)，可處理Sonet傳輸層上的變長(cháng)度IP包。AMCC的Flexbus Level 4已獲光網(wǎng)絡(luò )互聯(lián)論壇采納，作為SPI Level 4 Phase 1(一般縮寫(xiě)為SPI-4.1)，并已經(jīng)作為業(yè)界標準規范發(fā)布。該規范在每個(gè)方向上提供64位并行點(diǎn)至點(diǎn)數據通道，它使用HSTL class 1 I/O，源同步時(shí)鐘頻率為200MHz，還提供四分之一速率接口和16位并行數據通道。

　　POS-PHY Level 4也已經(jīng)被光網(wǎng)絡(luò )互聯(lián)論壇采納，命名為SPI Level 4 Phase 2(通?？s寫(xiě)為SPI-4.2)。該接口具有采用IEEE-1593.6標準LVDS的16位并行數據通道，源同步雙數據速率時(shí)鐘頻率最小為311MHz。SPI-4.2的許多應用則使用頻率更高的時(shí)鐘，因為該接口除了傳輸數據有效載荷外，還傳送包標簽和路由信息。因此，設計者常常采用SPI-4.2，每個(gè)信號對的數據速率高達840Mb/s，每個(gè)方向的累計帶寬可達13.4Gb/s。

　　盡管SPI-4.2是為Sonet上數據包而開(kāi)發(fā)，它已被通信業(yè)的其他應用所采納。作為能支持多數據流而且每個(gè)數據流中都具有流控制的靈活接口，它可用作10千兆以太網(wǎng)的有效接口，還可用于存儲區域網(wǎng)絡(luò )(SAN)。目前市場(chǎng)上有各種采用SPI-4.2接口的新產(chǎn)品，還有一些產(chǎn)品正在開(kāi)發(fā)之中，除了Sonet/SDH成幀器和網(wǎng)絡(luò )處理器，還包括TCP卸載引擎(TOE)和10千兆以太網(wǎng)MAC。

　　網(wǎng)絡(luò )處理器與交換架構間的接口

　　網(wǎng)絡(luò )處理器與相關(guān)器件及交換架構間的接口有兩種類(lèi)型：一類(lèi)為不需要在背板傳輸數據的接口，另一類(lèi)為需要在背板傳輸數據的接口。

　　對于第一種接口，位于同一塊電路板的網(wǎng)絡(luò )處理器芯片組和交換架構間的接口可用CSIX Level 1接口實(shí)現。該接口采用CSIX Level 1包格式，包括為交換架構提供路由指令的報頭，以及用于誤差檢測及糾正的報尾，還包括數據載荷本身?？刂艭SIX規范的網(wǎng)絡(luò )處理器論壇將進(jìn)一步完善該規范，增加從一個(gè)NPU芯片組通過(guò)交換芯片傳至另一個(gè)NPU芯片的額外指令。這將成為CSIX Level 2規范的最主要推進(jìn)力。該規范還定義了每個(gè)方向中使用至多128個(gè)HSTL一類(lèi)I/O的電氣互連，其源同步時(shí)鐘頻率高達250MHz。CSIX Level 1協(xié)議與CSIX Level 1電氣規范無(wú)關(guān)，無(wú)論NPU芯片組和交換架構間的經(jīng)由背板的通信采用何種電氣標準，仍可使用CSIX Level 1協(xié)議。

　　對于第二種接口，即NPU芯片組與交換架構間需要在通過(guò)背板通信，仍然可以使用CSIX Level 1協(xié)議，但這種電氣接口并不合適。信號將穿過(guò)連接器，從端口卡到達系統背板，經(jīng)過(guò)數英寸到達另一個(gè)連接器，然后進(jìn)入交換卡。有諸多原因使得越來(lái)越多的設計者選擇具有嵌入式時(shí)鐘的串行接口來(lái)實(shí)現這些連接。首先，串行接口可最大限度地減少電路板與背板連接器的引腳數，從而可減小插拔力及對操作系統中電路板的可能損害。其二，在信號中嵌入時(shí)鐘和數據的串行接口可完全避免時(shí)鐘偏移問(wèn)題。時(shí)鐘偏移是PCB中數英寸長(cháng)的并口所面臨的主要問(wèn)題。其三，串行信號的背板設計者還可提高傳輸速率，因為不存在時(shí)鐘偏移，也就沒(méi)有對未來(lái)性能的限制。

　　被成功用作串行背板標準的接口是XAUI，它是為10千兆以太網(wǎng)開(kāi)發(fā)的。該規范適用于通道排列電路，無(wú)論四通道軌線(xiàn)長(cháng)度是否匹配，符合XAUI的器件均能接收無(wú)誤差數據。該接口使用差分電流模式邏輯信令，它還采用交流耦合模式，允許電路板間的參考電壓不同。

　　控制板接口

　　目前本文所提到的接口都用于數據通道，即數據從光纖傳輸介質(zhì)到達交換架構，然后返回光纖通道。但由于通信系統具有復雜的控制板，負責統計數據收集、流量監視、系統管理及維護等功能，因此需要強大的處理能力運行軟件以實(shí)現這些功能。這些構建控制板處理器的接口正如設想的那樣，與數據通道的接口明顯不同。數據通道接口主要用于在兩個(gè)器件間傳輸數據(即點(diǎn)對點(diǎn)鏈接)，控制板接口則是與具有不同元件的一個(gè)或多個(gè)微處理器相連接：背板收發(fā)器、DSP、數據板器件的控制端口等。實(shí)現這些靈活的互連需要完全不同類(lèi)型的接口。

　　這類(lèi)系統過(guò)去都是圍繞多點(diǎn)復接的中心總線(xiàn)構建的。實(shí)現PCI總線(xiàn)架構的32位/33MHz及最近采用的64位/66MHz標準已經(jīng)用于通信系統中。最近64位/133MHz PCI-X更用于高端服務(wù)器。但是，由于數據板處理的帶寬已經(jīng)增加，控制板的帶寬也要提高。很多設計者發(fā)現共享總線(xiàn)帶寬不足以滿(mǎn)足多個(gè)器件的需求。因此，出現一類(lèi)新型接口。

　　這類(lèi)新接口采用點(diǎn)至點(diǎn)連接，用源同步時(shí)鐘減少時(shí)鐘偏移。差分信令可提高數據傳輸率，減少交換噪聲和功耗。但真正的創(chuàng )新在于使用交換架構或通道器件，實(shí)現控制應用中所需的多點(diǎn)互連。

　　已獲得Motorola及Rapid IO貿易聯(lián)合會(huì )支持的Rapid IO是使用交換架構實(shí)現點(diǎn)至點(diǎn)鏈接的接口。該接口的傳輸層規定數據如何封裝在包中，每個(gè)包都具有數據源和目標信息，交換架構將數據包送往合適的目的地。Rapid IO在每個(gè)方向上提供8個(gè)或16個(gè)位，采用250MHz～1.0GHz雙數據速率。此外，串行Rapid IO可使用具有8b/10b編碼的1通道或4通道數據，嵌入時(shí)鐘達3.125Gb/s，它還具有CML差分信令。

　　AMD及Hyper Transport聯(lián)盟開(kāi)發(fā)的Hyper Transport使用通道器件實(shí)現點(diǎn)至點(diǎn)鏈接。數據以包的形式傳輸，每個(gè)包均包括數據源和目標信息。接收數據的通道器件按照數據包報頭確定是將數據傳至鏈中的下一個(gè)器件，還是直接處理數據。目前的Hyper Transport規范需要寬度為2～16位的并行數據。未來(lái)規范可支持更高速率。PMC-Sierra和Bro AD Com已經(jīng)為Hyper Transport通信產(chǎn)品推出基于MIPS的處理器。

　　PCI-SIG已經(jīng)推出高速率PCI-X。它們使用與最初PCI-X相同的64位總線(xiàn)帶寬，可支持雙數據速率和四倍數據速率。PCI-X 533是速率最快的版本，最大總計帶寬達34.1Gb/s。

　　PCI－X的傳輸通訊協(xié)議、訊號和標準的接頭格式都與PCI一并兼容，可以使3.3V的32位PCI適配卡可以用在PCI-X擴充槽上。當然如果你愿意，也可以將64位PCI-X適配卡接在32位PCI擴充槽上，不過(guò)，頻寬速度將會(huì )大減