電容誤差平均技術(shù)在流水線(xiàn)ADC中的應用

1 引言

　　隨著(zhù)數字信號處理技術(shù)在無(wú)線(xiàn)通訊等領(lǐng)域的廣泛應用，人們對于模／數轉換器(ADC)速度與精度等方面要求也越來(lái)越高。但出于功耗和成本等方面的考慮，器件尺寸和電源電壓的降低使得高速高精度ADC的設計變得越來(lái)越具有挑戰性。在各種不同類(lèi)型的ADC中，流水線(xiàn)結構(pipeline)的ADC很好地協(xié)調了面積與速度之間的矛盾。他具有相對低的功耗和芯片尺寸，同時(shí)可以實(shí)現較高的轉換速率。但是在實(shí)現高分辨率的流水線(xiàn)ADC時(shí)，由器件失配等因素引起的誤差(如比較器電壓失調引起的閾值偏移，電容失配等)如果不消除，將對ADC的性能產(chǎn)生嚴重的影響。因此，為了減小誤差，使ADC達到更高的有效精度以滿(mǎn)足人們對高精度的現代數據采集系統的需求，許多的片上校準技術(shù)被開(kāi)發(fā)出來(lái)，這些校準技術(shù)雖然各具特點(diǎn)，但總體上可以分為以下2大類(lèi)：片上模擬校準；片上數字校準。此外，還有一類(lèi)重要的校準技術(shù)——電容誤差平均(CEA)技術(shù)。CEA技術(shù)之前一直被認為是模擬校準中的一種方式，但2006年數字電容平均技術(shù)的提出，使其現有的實(shí)現方式中既有模擬校準，又有數字校準。本文就電容誤差平均技術(shù)中的各種方法的原理及特點(diǎn)做一簡(jiǎn)單的介紹，并由此展望其發(fā)展趨勢。

2 流水線(xiàn)ADC的結構

　　雖然實(shí)際的流水線(xiàn)ADC應為全差分結構，但是由于電路的對稱(chēng)性，本文只對單端進(jìn)行原理分析(有源誤差平均技術(shù)除外)。如圖1所示，整個(gè)電路由1個(gè)采樣保持電路和N位相同的子級電路構成。其每一個(gè)子級的工作原理相同：

　　(1)采樣相：上級輸出Vi-1被電容C1和C2所采樣，同時(shí)Vi-1經(jīng)過(guò)2個(gè)比較器產(chǎn)生本級的輸出碼qi(qi=-1，0，或1)。并可由此推出整個(gè)流水線(xiàn)的數字輸出結果CR為：

　　(2)放大相：電容C1與放大器輸出連接形成反饋環(huán)路，同時(shí)電容C2和由本級輸出碼確定的電壓qiVref相連，此時(shí)放大器產(chǎn)生的輸出為：

　　在理想情況下電容能夠很好地匹配，即電容C1=C2，這時(shí)理想傳輸特性曲線(xiàn)如圖2所示，同時(shí)本級余差輸出Vi為：

　　由式(2)和式(3)的對比中可以看出，電容失配會(huì )使余差輸出產(chǎn)生誤差，從而對ADC的精度造成影響。

3 電容誤差平均技術(shù)介紹

　　電容誤差平均技術(shù)是一種重要的對溫度和老化不敏感的校準方法。其基本思想是利用電容交換得到2個(gè)帶有互補誤差的輸出，然后進(jìn)行平均使原先的誤差由一階變?yōu)楦唠A，從而得到較為精確的輸出。

3.1 有源電容誤差平均技術(shù)

　　有源誤差平均技術(shù)(Active Capacitor Error-aver-aging technique，ACEA)，其電路結構同標準流水線(xiàn)型ADC基本相同，不同的是其在冗余放大器之后增加了一個(gè)誤差平均放大器。同時(shí)，時(shí)鐘由2相變?yōu)?相，分別為采樣相、放大相以及平均相。工作過(guò)程如圖3所示。由于在實(shí)際電路當中電容之間均存在不匹配，在這里假定冗余放大器和平均放大器輸入端相連的電容值分別為電容C和C(1+α)以及C1和C1(1+β)，α和β分別為電容的失配系數。

　　在采樣相，輸入電壓Vi-1被電容C和C(1+α)所采樣；然后在放大相，電容C(1+α)同電壓qiVref相連，這時(shí)冗余放大器產(chǎn)生的冗余輸出與實(shí)際的理想值存在一個(gè)差額，由式(2)可知此輸出Uo1實(shí)際是未加校準時(shí)的級間輸出，同時(shí)Vo1被后面的電容C1和C1(1+β)交叉采樣，其表達式為：

　　最后進(jìn)入平均相，由于電容C和C(1+α)連接關(guān)系互換，并且電容2C1同平均放大器輸出連接形成反饋環(huán)路，此時(shí)冗余放大器產(chǎn)生的冗余輸出和最終平均放大器的輸出為：

　　從以上分析可以看出，最終輸出表達式(6)與未加校準時(shí)的輸出相比，誤差由一階變?yōu)槎A。假設失配系數β為3％，可以看到校準后誤差降為未校準前的3％，從而達到校準的目的。

3.2 無(wú)源電容誤差平均技術(shù)

　　雖然通過(guò)ACEA技術(shù)可以得到正確的輸出，但是這是以電路的復雜度倍增為代價(jià)的。由此，Chiu提出一種無(wú)源電容誤差平均技術(shù)，簡(jiǎn)稱(chēng)PCEA技術(shù)，他使用雙采樣代替ACEA技術(shù)中的誤差平均電路，使電路規模大為降低。

　　圖4為這種PCEA技術(shù)的原理圖。其電路基本結構與未加校準時(shí)完全相同，但每一個(gè)轉換周期由2個(gè)采樣相和2個(gè)轉移相構成。圖中的輸入Vin1和Vin2為前級電路轉移相的2次誤差互補輸出，如果是第一級電路則輸入Vin1=Vin2，為采樣保持電路的輸出。

　　為方便解釋?zhuān)僭OVin1=Vin2=Vi-1。分析可知，第i級在轉移相1和轉移相2的兩次輸出Vo1和Vo2電壓值同有源電容誤差平均原理分析中的Vo1和Vo2相同，分別為式(4)和式(5)，顯然Vo1和Vo2兩者的誤差互補。因為同時(shí)Vo1和Vo2分別被下一級的電容C1和C1(1+β)所采樣，所以在電荷共享后C1和C1(1+β)上的等效輸出余差電壓為：

　　顯然可以看出誤差電壓由式(4)和式(5)中的一階變?yōu)槭?7)中的二階，從而達到電容誤差平均的目的。同有源技術(shù)相比，無(wú)源技術(shù)將電路的規模減小近一半，因此可以達到減小功耗、面積和噪聲方面的目的。但是，由于一個(gè)轉換周期需要4個(gè)時(shí)鐘相，使得模／數轉換速度比未校準時(shí)要慢一倍，因此適用于速度要求不高而功耗和分辨率要求較高的場(chǎng)合。值得一提的是，由于PCEA技術(shù)在速度方面的性能較低，文獻[5，6]提出一種改進(jìn)的PCEA技術(shù)，使速度等方面的性能得到了一定的提高。

3.3 數字電容誤差平均技術(shù)

　　由于A(yíng)CEA技術(shù)和PCEA技術(shù)在工作時(shí)都需要增加額外的時(shí)鐘相，降低了轉換速度，O.Bernal等人提出一種數字電容誤差平均(Digital Capacitor Error-averagingtechnique，DCEA)技術(shù)。這種技術(shù)采用上述模擬電容誤差平均技術(shù)的思想并使其在數字域中實(shí)現。他采用電容誤差平均的原理得到校對系數，在校對過(guò)程中，再根據各級輸出調用這些常數。因為DCEA技術(shù)不用增加額外的時(shí)鐘相，所以其速度可以達到PCEA技術(shù)的2倍(如表1所示)。以下為DCEA技術(shù)的工作原理。

　　根據式(2)，令C1=C(1+α)，C2=C(1-αi)，出于算法闡述方便性的考慮，這里的電容失配系數定義為2αi。由此可以得出：

　　DCEA技術(shù)的校準過(guò)程與文獻中的查表校對法類(lèi)似，從最低位開(kāi)始到最高位結束。他將CEA技術(shù)中模擬域的矛盾成功的轉移到了數字域。并通過(guò)有效的數字運算將其解決，使得電路的性能得到提高。

4 總結與展望

　　本文主要介紹3種不同的電容誤差平均技術(shù)在流水線(xiàn)ADC中的應用。其中ACEA是典型的模擬校準技術(shù)，需要增加額外的模擬電路以及額外的時(shí)鐘來(lái)實(shí)現；PCEA雖然不用加入額外的模擬電路，但相對于A(yíng)CEA需要更多的時(shí)鐘來(lái)處理，因此從本質(zhì)上來(lái)說(shuō)也屬于模擬域的范疇；而DCEA技術(shù)則屬于數字校準方法。從ACEA技術(shù)發(fā)展到DCEA技術(shù)，校準方法也由模擬校準過(guò)渡到數字校準，電路性能的提升是顯而易見(jiàn)的。隨著(zhù)人們對流水線(xiàn)ADC精度與速度要求的不斷提高，其誤差校準技術(shù)的研究也是日新月異。由于數字校準相對可以帶來(lái)更低的功耗、更小的面積和更大的設計靈活性，因此可以給校準技術(shù)的發(fā)展提供更為廣闊的空間?？傊?，隨著(zhù)新的校準技術(shù)的運用以及集成電路工藝的發(fā)展，流水線(xiàn)ADC必將沿著(zhù)低功耗、高速度和高精度的的方向不斷進(jìn)步。