基于SOC應用的運算放大器IP核設計

摘要：基于SOC應用，采用TSMC 0.18μm CMOS工藝，設計實(shí)現了一個(gè)低電壓、高增益的恒跨導軌到軌運算放大器IP核。該運放采用了一倍電流鏡跨導恒定方式和新型的共柵頻率補償技術(shù)，比傳統結構更加簡(jiǎn)單高效。用Hspice對整個(gè)電路進(jìn)行仿真，在1.8V電源電壓、10pF負載電容條件下，其直流開(kāi)環(huán)增益達到103.5dB，相位裕度為60.5度，輸入級跨導最大偏差低于3％。

關(guān)鍵詞：運算放大器；軌到軌；共柵頻率補償；IP核

　　1引言

　　在SOC的模擬集成電路設計中，使用簡(jiǎn)單的電路結構來(lái)實(shí)現高性能成為趨勢，SOC的設計核心是IP核設計。運算放大器是模擬電路中最重要的電路單元之一，廣泛應用于如數/模、模/數轉換器和開(kāi)關(guān)電容電路中[1-2]。隨著(zhù)電源電壓的不斷降低，為了提高動(dòng)態(tài)范圍，軌到軌（Rail to Rail）設計變得十分重要。

　　通常采用互補差分對實(shí)現輸入級共模電壓的Rail to Rail, 但其跨導在整個(gè)輸入范圍內變化接近一倍[3]，這使得頻率補償變得很困難，運放穩定性變差。Rail to Rail運放通常需要兩個(gè)電容作為Miller補償以提供足夠的相位裕度[4]，這不僅會(huì )占用大量的面積，也限制了單位增益帶寬。

　　從IP核的設計角度出發(fā)，本文所設計的運放采用一倍電流鏡跨導控制電路恒定輸入級跨導，這種方式結構簡(jiǎn)單，電路芯片面積小，同時(shí)也不會(huì )增加輸入級的噪聲。輸出級采用AB類(lèi)推挽結構，它能夠在低壓下實(shí)現全擺幅的輸出，并且可以在保證低失真的情況下，得到較高的電源效率。針對AB類(lèi)輸出級的特殊結構，采用了一種新型的共柵頻率補償技術(shù)[5]，可以消除右半平面低頻零點(diǎn)，而且只需要一個(gè)補償電容，不僅提高了單位增益帶寬，也節省了芯片面積。仿真結果表明，該運放能夠在1.8V的低電源電壓下穩定工作,非常適合于低電壓SOC應用。

　　2電路結構和原理

　　2．1 Rail to Rail輸入級及跨導控制

　　為了使運放的共模輸入在整個(gè)電源范圍內變化時(shí)電路都能正常工作，采用NMOS 管和PMOS管并聯(lián)的互補差分輸入對結構來(lái)實(shí)現輸入級的Rail to Rail。根據輸入共模電壓的不同，輸入級可分為三個(gè)工作區域[6]：當共模輸入電壓接近VSS時(shí)，僅PMOS輸入對導通，輸入級跨導為 ；當共模輸入電壓接近VDD時(shí)，僅NMOS輸入對導通，跨導為 ；當共模輸入電壓處于中間值時(shí)，p 溝和n 溝輸入對均導通，跨導為：


　　由上式可知，Rail-to-Rail 結構的輸入級跨導會(huì )在整個(gè)共模輸入范圍內變化將近一倍。若將其運用于帶有反饋回路的運放中，其環(huán)路增益也變化近一倍，必將引起失真的增大。當輸入級跨導增大一倍，則單位增益頻率增大一倍，從而導致相位裕度減小，運放穩定性變差，這也造成了頻率補償很難實(shí)現。所以必須將其改進(jìn)以恒定跨導。

　　本文設計的Rail-to-Rail 輸入級工作在弱反型區，MOS管總輸入跨導可由下式給出：


　　其中， 是PMOS輸入對的尾電流， 是NMOS輸入對的尾電流， 分別是PMOS和NMOS輸入對的弱反型斜率因子。

　　由(2)式可知，工作在弱反型區的MOS管跨導與漏電流成正比。所以可通過(guò)保持互補輸入對總的尾電流恒定來(lái)穩定  。假設兩類(lèi)晶體管的弱反型斜率因子相同，要得到恒定的 ，其總的尾電流應滿(mǎn)足：


　　滿(mǎn)足上述要求的Rail-to-Rail 輸入級結構如圖1所示，由通過(guò)電流開(kāi)關(guān)M7和一倍電流鏡M5-M6來(lái)實(shí)現輸入級的gm 控制。若共模輸入電壓較低，電流源 偏置于PMOS輸入對M3-M4，僅有PMOS輸入管對輸入信號有放大作用。當共模輸入電壓升高到（VDD-VB1）時(shí)，電流開(kāi)關(guān)M7 就會(huì )分走 的部分電流，并通過(guò)電流鏡M5-M6 將其注入到NMOS輸入對中。因此，輸入對總的尾電流恒為  。若共模輸入電壓進(jìn)一步增大，PMOS輸入對截止，電流開(kāi)關(guān)使得 通過(guò)電流鏡全部注入到NMOS輸入對。從而使 在整個(gè)共模輸入范圍內保持恒定。但由式（2）可知， 還與弱反型傾斜因子n有關(guān)。若NMOS與PMOS輸入對的弱反型斜率因子不等，仍會(huì )引起 的變化，可通過(guò)改變電流鏡的增益系數來(lái)得到補償。

　　由于電流開(kāi)關(guān)和電流鏡所占面積相對較小，該 控制電路幾乎不會(huì )增加輸入管的尺寸大小，因此電路芯片面積小、功耗低，非常滿(mǎn)足IP核設計的要求。還有另一個(gè)優(yōu)點(diǎn)是不會(huì )增加輸入級的噪聲，因為在gm控制電路中生成的噪聲夾雜在互補輸入對的尾電流中，可認為是共模信號。對Rail-to-Rail輸入級來(lái)說(shuō)，若輸入管匹配，gm控制電路所產(chǎn)生的噪聲就可以忽略掉。

　　2．2 Rail-to-Rail輸出級及共柵補償技術(shù)

　　在Rail-to-Rail輸出級中，AB 類(lèi)傳輸函數可通過(guò)保持輸出管柵極間電壓恒定來(lái)實(shí)現。采用帶有前饋AB類(lèi)控制的推挽輸出結構，它能夠在低壓下實(shí)現全擺幅的輸出，并且可以在保證低失真的情況下，得到較高的電源效率。

　　用晶體管耦合直接前饋通路實(shí)現的AB 類(lèi)前饋式輸出級如圖2 所示。M7、M8為Rail-to-Rail 輸出管，M1、M2 組成晶體管耦合的AB 類(lèi)控制電路。Iin1和Iin2為同相位的小信號電流源。電路中的兩個(gè)回路M2-M7 和M1-M8控制輸出管的靜態(tài)電流。當一個(gè)輸出管電流非常大時(shí)，另一個(gè)輸出管能夠保持一個(gè)最小值，而不是截止為零，避免了從截止到導通所需要的時(shí)間延遲，也減少了交越失真。

　　通常Rail-to-Rail運放是多級放大器,需要兩個(gè)(或兩個(gè)以上) 電容作為Miller 補償以提供足夠的相位裕度，這不僅會(huì )占用大量的面積,也限制了單位增益帶寬；而且多級放大器作為輸出緩沖器時(shí),電路的穩定性還容易隨負載電容大小的變化而改變，產(chǎn)生震蕩。Miller補償要求在M23 和M24 柵漏兩端分別接入兩個(gè)補償電容，其輸出極點(diǎn)可簡(jiǎn)單的表示為(假設gm7等于gm8, CL 是負載電容) ：
　　由于電容的前饋通路,Miller 補償引入了一個(gè)右半平面零點(diǎn)zc，該零點(diǎn)減小了相位裕度,同時(shí)也限制了單位增益帶寬。

　　如圖2所示，針對特殊的AB類(lèi)輸出級，采用M9，M10和電容CC組成的共柵頻率補償結構，可以阻止通過(guò)電容的前饋電流，并將右半平面零點(diǎn)移至高頻，同時(shí)也減少了一個(gè)補償電容，節省了芯片面積。假設只考慮晶體管M8 所構成的NMOS 共源輸出級，通過(guò)小信號分析可以得到，該電路引入了一個(gè)位于左半平面的零點(diǎn)：


　　整個(gè)放大器主極點(diǎn)可以近似等于：


　　其中Rout1為第一級放大電路的輸出電阻，RL為負載電阻，對于較大的RL ，輸出極點(diǎn)可以近似為：


　　從式中看出，輸出極點(diǎn)增大了約gm10Rout1倍，增加M10 (和M9) 的跨導還可將此極點(diǎn)移至高頻，因此采用較小CC就能實(shí)現頻率補償，獲得較高的單位增益帶寬。但是，增加gm9, gm10將會(huì )導致M9 和M10 的漏電流增加，從而減少流經(jīng)M1 和M2 的電流，進(jìn)一步減小M1和M2的源漏端的飽和壓降Vdsat，而流經(jīng)M7和M8的電流將增加，輸出阻抗減小，最終導致放大器開(kāi)環(huán)增益的降低。此外，增大gm9 , gm10還會(huì )增加等效的輸入噪聲和放大器的功耗。因此M9、M10的設計只需使得兩個(gè)極點(diǎn)分離足以滿(mǎn)足穩定性所需的相位裕度即可。流經(jīng)M9 和M10 的漏電流總是相等，M9和M10的引入并不會(huì )影響放大器總體的失配；同時(shí)（7）式也說(shuō)明采用較小的補償電容CC 還可以減少負載電容CL 的增加對電路頻率特性的影響。

　　3整體電路實(shí)現與仿真

　　綜上所述，電路的整體實(shí)現結構如圖3所示，由晶體管M18-M22構成的電流鏡和由M28-M31構成的電流鏡為整個(gè)電路提供偏置電流。為了減小輸入失調，盡量增大輸入晶體管面積，減小其有效柵源電壓，同時(shí)盡可能減小電流鏡和電流源的寬長(cháng)比。通過(guò)減小電流開(kāi)關(guān)M15的寬長(cháng)比將失調變化擴展到整個(gè)共模輸入范圍，可以增加共模抑制比。

電路采用TSMC 0.18μm 1P6M CMOS數?；旌瞎に?，基于BSIM3V3 Spice模型，10pF電容負載的條件下，用Hspice對整個(gè)電路進(jìn)行仿真，電源電壓為1.8V，偏置電壓為0.8V。

　　輸入級跨導隨輸入共模電壓變化的結果如圖4所示，可以看出，輸入級跨導大約為290μS，在整個(gè)輸入共模電壓范圍內只變化3％，基本保持恒定。在0~0.4V，PMOS差分輸入對導通，NMOS差分輸入對截止，輸入級跨導為PMOS輸入對的跨導；在0.9~1.8V，輸入級跨導為NMOS輸入對的跨導；在0.4~0.9V，PMOS和NMOS差分輸入對同時(shí)導通，電流開(kāi)關(guān)抽取電流會(huì )引起跨導變化，主要是由NMOS和PMOS差分輸入對的寬長(cháng)比以及弱反型斜率因子的不同引起的。

　　該運放的頻率特性如圖5所示，整個(gè)電路的直流開(kāi)環(huán)增益為103.5dB,相位裕度為60.5度，單位增益帶寬為18.9MHz。相比之下，采用傳統miller補償其帶寬只有9.5MHz。

　　整個(gè)放大器的設計結果如下表所示，運算放大器的整體性能較好，并且能夠在1.8V低電壓下工作，功耗低，芯片面積也大大節省。

　　4結束語(yǔ)

　　隨著(zhù)電源電壓的降低以及芯片集成度的增加, 以IP核形式的Rail to Rail運算放大器設計較有優(yōu)勢，它可以節省成本和縮短系統設計周期。本文基于0.18μm CMOS工藝設計了一個(gè)恒跨導Rail to Rail運算放大器，整個(gè)電路結構簡(jiǎn)單緊湊，功耗低，非常適合做成SOC的IP核。

　　本文作者創(chuàng )新點(diǎn)：

　?。?） 從IP核的角度進(jìn)行運算放大器的設計，使其更具有應用價(jià)值。
　?。?） 采用一倍電流鏡方式進(jìn)行跨導控制，和新型的共柵頻率補償技術(shù)，使整個(gè)電路結構簡(jiǎn)單緊湊，適合與其它電路模塊集成應用于SOC。

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　　注：本課題受?chē)易匀豢茖W(xué)基金和部委預研基金項目支持，其經(jīng)濟效益分別為27萬(wàn)和15萬(wàn)元，目前處于研究過(guò)程中。

　　作者簡(jiǎn)介：唐重林（1984-），男（漢族），江西安遠人，碩士研究生，主要從事模擬集成電路設計方向研究；柴常春（1960-），男（漢族），教授，博士生導師，主要從事新型半導體器件與材料，集成電路設計方向研究。