基于PCI總線(xiàn)的GP-IB接口電路設計
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NAT9914接口控制電路主要完成內部總線(xiàn)到外設的時(shí)序控制。GP-IB總線(xiàn)接口采用的是負邏輯電平設計，考慮到EPLD的容量有限，在設計時(shí)數據傳輸不支持DMA模式，只支持單周期CPU讀寫(xiě)。由于CPU讀數據時(shí)延遲較大，在對PCI狀態(tài)機設計時(shí)必須進(jìn)行讀延遲等待。
狀態(tài)機的設計與實(shí)現
狀態(tài)機的設計是整個(gè)設計中的核心部分，它主要用來(lái)控制從設備和PCI總線(xiàn)的時(shí)序。在本設計方案中，配置過(guò)程的完成和存儲器的讀寫(xiě)都是由狀態(tài)機來(lái)完成的。由于EPLD的容量有限，GP-IB接口芯片的讀寫(xiě)速度比較慢，在設計狀態(tài)機時(shí)，不支持CPU的猝發(fā)操作。表1給出了狀態(tài)機的狀態(tài)名、狀態(tài)變量和說(shuō)明，圖3給出了狀態(tài)機的流程圖。
圖3 狀態(tài)機設計流程圖
下面根據狀態(tài)機的流程圖給出讀、寫(xiě)操作時(shí)序分析與設計要點(diǎn)：
PCI規范中定義了三種讀寫(xiě)操作，即Memory和I/O讀寫(xiě)及配置讀寫(xiě)。本方案不支持I/O讀寫(xiě),只支持Memory和配置的讀寫(xiě)，下面給出Memory映射方式的單周期仿真讀寫(xiě)時(shí)序。
存儲器寫(xiě)操作
存儲器單周期寫(xiě)操作時(shí)序如圖4所示，當frame為低電平時(shí)啟動(dòng)讀寫(xiě)操作，同時(shí)給出要寫(xiě)的目標地址ad[31..0]和命令cbe[3..0]＝7，cbe等于7表示寫(xiě)寄存器，從設備鎖存命令和地址到緩沖區。在第2個(gè)clk，主設備將irdy變低，同時(shí)給出數據，狀態(tài)機運行到6，鎖存數據給緩沖區，trdy、devsel由高阻變?yōu)楦唠娖?。在?個(gè)clk，devsel變低，給出主設備應答信號，表示從設備已經(jīng)響應請求，狀態(tài)機運行到7。根據寫(xiě)操作，target_we、target_ce變低，并對地址進(jìn)行譯碼，放在地址總線(xiàn)上，同時(shí)驅動(dòng)數據總線(xiàn)，表示在對控制芯片進(jìn)行寫(xiě)操作。在第4個(gè)clk，檢測到目標設備的target_ready_l為低電平，表示從設備已經(jīng)做好接受數據的準備，狀態(tài)機運行到8，將trdy變低。在第5個(gè)clk，狀態(tài)機運行到9，trdy變高，同時(shí)主設備將驅動(dòng)irdy變高，表示一個(gè)寫(xiě)周期結束。狀態(tài)機運行到初始狀態(tài)，等待下一次操作。target_ce、target_we將延遲變高，結束控制芯片寫(xiě)周期。
圖4 存儲器寫(xiě)周期時(shí)序
存儲器讀操作
存儲器單周期讀操作時(shí)序如圖5所示，當frame為低電平時(shí)啟動(dòng)讀寫(xiě)操作，同時(shí)給出要寫(xiě)的目標地址ad[31..0]和命令cbe[3..0]＝6，從設備鎖存該命令和地址。在第2個(gè)clk，狀態(tài)機運行到6，進(jìn)入讀寫(xiě)等待狀態(tài)，主設備將frame變高，表示單周期模式，trdy、devsel、由高阻變?yōu)楦唠娖?。在?個(gè)clk,狀態(tài)機運行到7，并給出應答信號devsel，檢測到target_ready_l為高電平，狀態(tài)機進(jìn)入等待狀態(tài)，直到為低電平，然后運行到讀等待狀態(tài)4。在狀態(tài)機8，trdy變低，從設備將讀數據放在ad[31..0]總線(xiàn)上。在狀態(tài)機9，trdy變高，devsel變高，同時(shí)主設備將irdy變高，結束單周期讀操作。devsel、trdy回到高阻狀態(tài)，狀態(tài)機運行到初始狀態(tài)，準備下次操作。
圖5 存儲器讀周期時(shí)序
結語(yǔ)
本設計占用芯片的資源少，可移植性強，根據設備不同的需求可以進(jìn)行設計更改，在很多測試儀器中都得到了廣泛的應用。
參考文獻：
1．李貴山、陳金鵬，PCI局部總線(xiàn)及其應用，西安電子科技大學(xué)出版社，2003
2. 候伯亨、顧新，VHDL硬件描述語(yǔ)言與電路設計，西安電子科技大學(xué)出版社，1997
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