基于SystemC的系統級芯片設計方法研究

　　把前面用SystemC Compiler綜合生成的Verilog文件倒入ISE中，調用FCⅡ(FPGA Compiler Ⅱ)，對代碼加約束，包括時(shí)間約束、引腳約束、時(shí)鐘頻率等，進(jìn)行邏輯綜合和優(yōu)化，得到的網(wǎng)表可以以EDIF格式輸出，并與布局布線(xiàn)工具(webpack suite)接口,完成布局布線(xiàn)操作。布局布線(xiàn)完成后會(huì )產(chǎn)生一個(gè)布局布線(xiàn)后的網(wǎng)表文件、標準延遲文件（SDF）和一個(gè)后綴名位b it的二進(jìn)制配置文件，其中SDF包含從布線(xiàn)之后提取出來(lái)的邏輯單元和連線(xiàn)的時(shí)序信息。然后連接好下載電路，運行下載配置文件，實(shí)現對FPGA的配置，配置采用的是EDA實(shí)驗板O PEN FPGA4.0。把ISE生成的配置文件bit文件燒錄到FPGA XC2S50上完成。整個(gè)實(shí)現流程如圖5所示。

　　從對FPGA XC2S50中消耗的邏輯資源分析可以看到，系統的等效門(mén)為1 124個(gè)門(mén)。

　　值得注意的是，在整個(gè)設計過(guò)程中，測試平臺一直沒(méi)有改變，這樣在設計被不斷完善的過(guò)程中，保證不引入新的設計錯誤而始終符合設計要求。

　　6 結語(yǔ)

　　本文針對目前業(yè)界比較熱門(mén)的新型系統設計語(yǔ)言SystemC的設計方法進(jìn)行了深入研究，并結合具體實(shí)例開(kāi)發(fā)提出了一套完整的采用SystemC及其平臺設計的思路和方法。實(shí)驗結果證明這套方法的可行性。由于目前如何采用SystemC進(jìn)行設計還沒(méi)有一個(gè)完全的設計規范流程，因此，如何將本文中的設計思路和流程完善使之更為通用，仍需進(jìn)一步深入研究。我們相信基于SystemC的設計必將成為IC設計領(lǐng)域系統級設計的最佳標準之一。

　　參考文獻

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