片上SDRAM控制器的設計與集成

　　隨著(zhù)設計與制造技術(shù)的發(fā)展,集成電路設計從晶體管的集成發(fā)展到邏輯門(mén)的集成, 現在又發(fā)展到IP的集成,即SoC設計技術(shù)。SoC可以有效地降低電子信息系統產(chǎn)品的開(kāi)發(fā)成本,縮短開(kāi)發(fā)周期,提高產(chǎn)品的競爭力,是工業(yè)界將采用的最主要的產(chǎn)品開(kāi)發(fā)方式。目前國內也加大了在SoC 設計以及IP 集成領(lǐng)域的研究。本文介紹的便是國家基金項目支持的龍芯SoC—ICT- E32 設計所集成的片上SDRAM 控制器模塊設計與實(shí)現。

　　1 　ICT-E32 體系結構

　　ICT-E32 是一款32位高性能SoC ,它集成龍芯1號CPU和自行開(kāi)發(fā)的片上總線(xiàn)架構,旨在推進(jìn)龍芯的產(chǎn)業(yè)化,探索SoC 設計方法。它可用于PDA、智能家電和消費類(lèi)電子產(chǎn)品等方面,其集成平臺也可用于后續芯片開(kāi)發(fā),開(kāi)發(fā)衍生產(chǎn)品。ICT-E32 采用的龍芯1 號CPU 核是一款32 位的MIPSCPU 。片上總線(xiàn)按照掛載IP 的帶寬分成兩級,分別是高速總線(xiàn)和低速總線(xiàn)。高速總線(xiàn)采用地址流水和讀/ 寫(xiě)并發(fā)技術(shù),數據線(xiàn)寬度為64bit , 最高頻率133MHz , 掛有CPU 核、SDRAM Cont roller 和PCI Controller 等模塊;低速總線(xiàn)采用Wishbone體系結構,數據線(xiàn)寬度32bit ,最高頻率66MHz ,掛有UART、USB Host 和LIO接口等模塊。

　　兩級總線(xiàn)通過(guò)橋接器連接。還有一條穿過(guò)片上所有IP 模塊的總線(xiàn)—DCR(Device Cont rol Register Bus) 總線(xiàn)。這是一個(gè)環(huán)形的總線(xiàn),CPU是DCR總線(xiàn)上惟一的主設備,負責對總線(xiàn)上其他的設備進(jìn)行讀寫(xiě)操作。DCR總線(xiàn)用于對各個(gè)IP 模塊的寄存器堆(Register bank) 進(jìn)行讀寫(xiě)。其大致結構圖如圖1所示。

　　圖1 　ICT-E32 結構圖

　　2 　SDRAM控制器設計與實(shí)現

　　SDRAM 控制器掛載在IC -E32 的內部高速總線(xiàn)上,是總線(xiàn)上的Slave設備。它支持的SDRAM 大小范圍為64M～1G。通過(guò)I2C 串行總線(xiàn)協(xié)議訪(fǎng)問(wèn)DIMM 條的SPD (SerialPresence Detect) ,來(lái)配置SDRAM 控制器的模式寄存器。它的工作頻率與高速總線(xiàn)同步,兼容PC100/133 。數據線(xiàn)寬度為64 位,支持burst 操作(1 ,2 ,4 ,8 與整頁(yè)) ,支持順序與交替訪(fǎng)問(wèn)。SDRAM 控制器主要由三大模塊組成,包括高速總線(xiàn)接口、DCR總線(xiàn)接口以及SDRAM控制模塊。

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　　2. 1 　高速總線(xiàn)接口

　　ICT-E32 的內部高速總線(xiàn)類(lèi)似于IBM 的PLB總線(xiàn)協(xié)議,它的地址線(xiàn)為32位和數據線(xiàn)為64位。這是一款高性能的片上同步總線(xiàn),總線(xiàn)上的設備使用同一個(gè)時(shí)鐘源提供的時(shí)鐘。采用二級地址流水和讀寫(xiě)并發(fā)技術(shù)。由總線(xiàn)仲裁器控制總線(xiàn)上Master設備和Slave設備之間的讀/ 寫(xiě)操作?？偩€(xiàn)上的Master設備使用獨占的地址線(xiàn)、讀數據線(xiàn)、寫(xiě)數據線(xiàn)以及傳輸控制信號,而Slave設備則共享分隔的地址和讀/ 寫(xiě)數據線(xiàn),其中讀/ 寫(xiě)數據線(xiàn)配有各自的傳輸控制信號。它支持SDRAM仲裁,仲裁的原則是采用帶搶占的剝奪方式,CPU訪(fǎng)問(wèn)的優(yōu)先級最高。

　　內部高速總線(xiàn)仲裁使用靜態(tài)優(yōu)先級,當Master設備對某一Slave設備發(fā)出請求時(shí),由總線(xiàn)仲裁器作出仲裁,如果該Master設備的優(yōu)先級最高,則向該Master設備作出應答,同時(shí)向Slave設備發(fā)出命令,使其獨占Slave總線(xiàn)。

　　SDRAM 控制器作為內部高速總線(xiàn)上的Slave設備,只對總線(xiàn)發(fā)出的命令做出響應。高速總線(xiàn)接口負責將總線(xiàn)給出的命令轉換為對SDRAM控制器的操作。當總線(xiàn)發(fā)出命令時(shí),高速總線(xiàn)接口首先判斷SDRAM 的狀態(tài),如果內存處于空閑狀態(tài)則給SDRAM 控制器發(fā)出讀/ 寫(xiě)指令,在SDRAM 控制器完成對內存操作后,給總線(xiàn)返回應答信號及讀數據,其中讀/寫(xiě)數據分別經(jīng)過(guò)同步FIFO 與總線(xiàn)連接。圖2 (a) 給出了高速總線(xiàn)接口具體的操作流程圖。

　　2. 2 　DCR總線(xiàn)接口

　　ICT-E32 的DCR 總線(xiàn)參考的是IBM 的DCR總線(xiàn)。這是一款32位的同步總線(xiàn),用來(lái)在Master設備CPU 的通用寄存器與Slave設備的模式寄存器之間傳輸數據,是一條貫穿片上所有IP模塊的環(huán)形總線(xiàn)。

　　當CPU 配置某一Slave設備的模式寄存器時(shí),通過(guò)DCR總線(xiàn)給出配置數據,同時(shí)給出該設備的地址。Slave設備在接受到DCR 總線(xiàn)上的數據時(shí),首先判斷地址是否對應,如果給出的地址為自己的地址則接受數據;如果不是,則將數據旁路(bypass) 給下一個(gè)設備。

　　DCR 接口的功能是接收CPU寫(xiě)入的各寄存器的值,及向CPU 提供狀態(tài)寄存器及其他寄存器的內容。通過(guò)地址比較邏輯來(lái)判斷地址是否命中,如果地址命中則接受數據,同時(shí)給 出應答信號;反之,則將數據旁路給DCR 總線(xiàn)上的下一個(gè)設備。圖2(b) 給出了DCR 總線(xiàn)接口操作流程圖。

　　圖2 　總線(xiàn)接口操作流程圖

　　2. 3 　SDRAM控制模塊

　　SDRAM 控制模塊在接受到系統命令后, 負責對SDRAM 內存條發(fā)出讀/ 寫(xiě)操作控制信號。它內部主要包含一個(gè)控制狀態(tài)轉換的Mealy 狀態(tài)機,如圖3 所示。包括空閑( Idle) 、刷新(Ref resh) 、模式寄存器配置(Mode Register Set) 、有效(Active) 、預充( Precharge) 、讀和寫(xiě)七個(gè)狀態(tài)。每個(gè)狀態(tài)對SDRAM 內存發(fā)出不同的操作指令。

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　　SDRAM 內存的操作主要通過(guò)以下控制信號給出,RAS# 行地址選擇、CAS # 列地址選擇、WE # 寫(xiě)使能信號、CS #片選信號以及CKE 時(shí)鐘使能信號。表1 給出了各種指令的組合方式。

　　圖3 　SDRAM 控制器狀態(tài)機

　　2. 4 　性能分析

　　該SDRAM控制器模塊使用Micron公司提供的MT48LC2M32B2仿真模塊進(jìn)行功能仿真,仿真結果顯示設計符合規范。SDRAM 控制器是內部高速總線(xiàn)上各Master設備訪(fǎng)問(wèn)率較高的Slave 設備,它的性能好壞直接影響整個(gè)SoC 的運作。該控制器的讀/ 寫(xiě)操作周期數Lrw為8 ,由此可以得到該控制器的讀寫(xiě)周期為公式(1) ,其中fclk為主頻時(shí)鐘:

　　SDRAM 控制器中刷新周期數Lref 為4 ,刷新間隔計數tREF 可通過(guò)模式寄存器配置,表2 給出了tREF可設的4種值,及主頻時(shí)鐘為100MHz的情況下的間隔周期。這樣便可以得出控制器的刷新周期為 :

　　當tREF 取最大值時(shí),可以得到每秒鐘最大的用戶(hù)可用時(shí)間為

　　當SDRAM 控制器進(jìn)行4 字讀寫(xiě)操作時(shí),由于該控制器數據線(xiàn)為64bit ,所以可得該控制器的最大數據傳輸率DTR(data transfer rate) 為式(4) :

　　其中,當主頻時(shí)鐘f clk足夠大時(shí),式(4) 便可約減為式(5) :

　　因此可以得到,當主頻時(shí)鐘為100MHz 時(shí),SDRAM 控制器的數據傳輸率約為400MB/s ; 而當主頻時(shí)鐘取133MHz時(shí),數據傳輸率可達到522MB/s。

　　2. 5 　設計比較

　　參考文獻[1 ]中,提供了一個(gè)基于FPGA芯片實(shí)現試驗性質(zhì)的SDRAM控制器。與該控制器相比,本文的設計不僅在性能上有較大改進(jìn),而且由于本文的設計是面向應用的,已構成獨立的IP 核,而該設計是試驗型的,不能直接應用于產(chǎn)品,沒(méi)有構成IP 核的要求。表3 給出了兩個(gè)設計的性能比較。

　　2. 6 　FPGA驗證與ASIC實(shí)現

　　本設計使用龍芯SoC 的FPGA 驗證平臺進(jìn)行硬件仿真,硬件仿真平臺使用的FPGA芯片是Xilinx 公司的XC2V6000 ,硬件仿真平臺實(shí)際使用的是128MB PC100現代內存條。SDRAM控制器在FPGA 實(shí)現后接近5萬(wàn)的邏輯門(mén)。整個(gè)SoC 設計FPGA實(shí)現的工作主頻為24MHz ,FPGA驗證平臺上SDRAM的時(shí)鐘也為24MHz。

　　驗證表明:SDRAM 控制器在系統中工作正常。由于HDL 代碼采用參數化的設計,ASIC實(shí)現的版本只要做很少的修改。與FPGA不同的是,ASIC版本實(shí)現了門(mén)控時(shí)鐘和功耗管理,設計中的同步FIFO采用 Artisan的雙端口RAM 庫生成。DC綜合采用的是SMIC的0.18μm工藝庫,延遲反標(back annotation) 的門(mén)級仿真的結果表明設計符合預期要求。

　　3 　結束語(yǔ)

　　本設計掛載在內部高速總線(xiàn)上,在具體的結構設計方面,將系統的性能分析和軟硬件協(xié)同仿真相結合,優(yōu)化各模塊的設計。并且實(shí)現了IP的可重用設計,即不需要對結構做大的改動(dòng),就可以重構一個(gè)適合不同需求的片上SDRAM 控制器,只需要通過(guò)替換接口模塊掛接在其他類(lèi)型的片上總線(xiàn)。同時(shí),參數化的設計可以方便的選擇實(shí)現工藝。設計驗證中IP 的功能達到預期的要求。