錯誤檢測與糾正電路的設計與實(shí)現

　　在一些電磁環(huán)境比較惡劣的情況下,一些大規模集成電路常常會(huì )受到干擾,導致不能正常工作。特別是像RAM這種利用雙穩態(tài)進(jìn)行存儲的器件,往往會(huì )在強干擾下發(fā)生翻轉,使原來(lái)存儲的"0"變?yōu)?1",或者"1"變?yōu)?0",造成的后果往往是很?chē)乐氐?。例如導致一些控制程序跑飛,存儲的關(guān)鍵數據出錯等等?，F在,隨著(zhù)芯片集成度的增加,發(fā)生錯誤的可能性也在增大。在一些特定的應用中,這已經(jīng)成為一個(gè)不能忽視的問(wèn)題。例如在空間電子應用領(lǐng)域,單粒子翻轉效應就成為困擾設計師的一個(gè)難題。

　　在這種情況下,我們可以采用錯誤檢測與糾正EDAC(Error Detection And Correction)電路來(lái)有效地減少或避免這種情況的出現。根據檢錯、糾錯的原理,主要思想是在數據寫(xiě)入時(shí),根據寫(xiě)入的數據生成一定位數的校驗碼,與相應的數據一起保存起來(lái);當讀出時(shí),同時(shí)也將校驗碼讀出,進(jìn)行判決。如果出現一位錯誤則自動(dòng)糾正,將正確的數據送出,并同時(shí)將改正以后的數據回寫(xiě)覆蓋原來(lái)錯誤的數據;如果出現兩位錯誤則產(chǎn)生中斷報告,通知CPU進(jìn)行異常處理。所有這一切動(dòng)作都是靠硬件設計自動(dòng)完成的,具有實(shí)時(shí)性和自動(dòng)完成的特點(diǎn)。通過(guò)這樣的EDAC電路,能大大提高系統的抗干擾能力,從而提高系統的可靠性。

　　當然,有一些現成的集成電路芯片可以完成上述功能,如74系列的74630芯片等。但由于嵌入式系統中,往往由于集成化的需要,要將這樣的功能集成到FPGA中去實(shí)現,因此采用VHDL語(yǔ)言進(jìn)行設計具有靈活性和通用性的特點(diǎn)。

　　1 檢錯與糾錯原理

　　首先來(lái)看看檢錯和糾錯的基本原理。進(jìn)行差錯控制的基本思想是在信息碼組中以一定規則加入不同方式的冗余碼,以便在信息讀出的時(shí)候依靠多余的監督碼或校驗碼來(lái)發(fā)現或自動(dòng)糾正錯誤。

　　針對誤碼發(fā)生的特點(diǎn),即錯誤發(fā)生的隨機性和小概率性,它幾乎總是隨機地影響某個(gè)字節中的某一位(bit),因此,如果能夠設計自動(dòng)糾正一位錯誤,而檢測兩位錯誤的編碼方式,就可以大大的提高系統的可靠性。

　　現在我們以16位的CPU數據總線(xiàn)為例,假定信息源的位數為16,要構造一種能夠糾正一位錯誤,檢查兩位錯誤的編碼方式。根據"糾錯定理",需要設計最小漢明距離≥4的碼組。我們可以采用線(xiàn)形分組碼,利用線(xiàn)性分組碼的概念可以構造六位監督碼,它們由如下線(xiàn)性關(guān)系產(chǎn)生：

　　其中,d0~d15為16位數據(15為最高位MSB,0為最低位LSB),C0~C5為產(chǎn)生的六位監督碼,表示進(jìn)行異或運算。

　　在數據讀出時(shí),我們只需要考察伴隨式S=[S0 S1 S2 S3 S4 S5],其中：

　　很容易證明,根據伴隨式進(jìn)行誤差診斷,符合表 1所列情況。

　　表1 誤差診斷碼表

　　當S = [0 0 0 0 0 0]時(shí),數據正確無(wú)誤;

　　當S = [0 0 1 0 1 1]時(shí),數據錯一位,并且錯誤發(fā)生在d0位,可將d0位的數據取反加以糾正;

　　當S = [0 0 1 1 0 1]時(shí),數據錯一位,并且錯誤發(fā)生在d1位,可將d1位的數據取反加以糾正;

　　當S= [1 1 0 1 0 0]時(shí),數據錯一位,并且錯誤發(fā)生在d15位,可將d15位的數據取反加以糾正;

　　當S = [0 0 0 0 0 1]時(shí),數據錯一位,并且錯誤發(fā)生在C0位;

　　當S = [1 0 0 0 0 0]時(shí),數據錯一位,并且錯誤發(fā)生在C5位;

　　當S為其它情況時(shí),至少發(fā)生兩位錯誤。

　　可以看出,這種編碼方式可以滿(mǎn)足自動(dòng)糾正一位錯誤,而發(fā)現兩位錯誤的要求。下面就進(jìn)一步討論如何用電路來(lái)實(shí)現。

　　2 EDAC電路的設計

　　EDAC電路必須配合CPU的讀寫(xiě)時(shí)序進(jìn)行工作,不同類(lèi)型CPU的時(shí)序往往是不一樣的。一般來(lái)說(shuō),總可以分為讀周期和寫(xiě)周期。在寫(xiě)周期時(shí),按照上面的設計邏輯,根據16位數據位生成6位的校驗字,這時(shí),數據位是輸入,校驗位是輸出,并在該寫(xiě)周期中將數據位和校驗位都存儲到相應的存儲器位置中去,這種情況比較簡(jiǎn)單。在讀周期時(shí),情況復雜些,可以設計成三步完成。第一步,在CPU讀信號來(lái)之前,由于存儲器地址和片選信號已經(jīng)有效,可先將數據位和校驗位讀入, 這時(shí),數據位和校驗位都是作為輸入。第二步,在讀信號來(lái)時(shí),將數據位、校驗位鎖存,同時(shí)進(jìn)行檢測,如果無(wú)錯,則不進(jìn)行任何處理,直接將數據輸出;如果發(fā)現二位錯,則產(chǎn)生中斷;如果是一位錯,在輸出上有所反應,并進(jìn)入下一步。第三步,如果是數據位出錯,將其自動(dòng)更正,并將正確的值再回寫(xiě)到相應的內存地址中, 將正確的數據值輸出到數據總線(xiàn);如果是校驗位出錯,可以直接將正確的數據位輸出到數據總線(xiàn)上。這部分功能是EDAC功能的核心,可以用VHDL語(yǔ)言來(lái)實(shí)現,以下是設計思路。

　　(1) 對輸入的設計

　?、?數據位和校驗位的輸入。

　?、?控制端的輸入。經(jīng)過(guò)前面的分析,一共有四種狀態(tài)(寫(xiě)一種狀態(tài)、讀三種狀態(tài)),可以設計兩個(gè)控制端,設為C0、C1。其功能見(jiàn)表 2。

　　(2) 對輸出的設計

　?、?數據位和校驗位的輸出。其中校驗位的輸出在讀周期和寫(xiě)周期有所不同：在寫(xiě)周期校驗位輸出是生成的校驗位;而讀周期就沒(méi)有必要輸出校驗位了,可以設計為輸出伴隨式S。

　?、?錯誤標記輸出。在應用中,可以設計兩種錯誤標記輸出,分別記為ERR和INT。其中ERR輸出"1"表示數據位有錯誤產(chǎn)生,包括可自動(dòng)糾正的一位錯誤和兩位或兩位以上錯誤。INT輸出"1"則表示發(fā)生了兩位或以上錯誤,無(wú)法自動(dòng)糾正,向CPU申請中斷,由CPU進(jìn)行異常處理。

　　在表2中,總結了上面所描述的功能設計。

　　表2 EDAC模塊功能表

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圖1為EDAC部分邏輯等效圖。

　　圖1 EDAC模塊等效邏輯圖

　　由于邏輯關(guān)系已經(jīng)非常明確了,下面討論采用VHDL語(yǔ)言實(shí)現上述EDAC模塊的功能?？梢杂袃煞N方法來(lái)實(shí)現VHDL編程,即RTL級語(yǔ)言描述和行為級語(yǔ)言描述。其中RTL級描述的實(shí)現難度比較大,需要根據前面設計的邏輯功能,轉換為基本的門(mén)來(lái)描述;有效率高和受邏輯綜合軟件的影響小等優(yōu)點(diǎn),但可讀性差, 實(shí)現起來(lái)比較困難。因此我們采用的是行為級描述,根據四個(gè)輸入作敏感量,用一個(gè)進(jìn)程(process)就可以實(shí)現。編程思路是：根據控制端C0和C1進(jìn)行判斷,如果是寫(xiě)周期,直接將輸入的數據相應位進(jìn)行異或后輸出;如果是讀周期,先生成伴隨式S,然后判斷S,用CASE語(yǔ)句執行相應的輸出。需要強調的是在不需要輸出的時(shí)候,要把輸出端用高阻封住。

　　利用這個(gè)EDAC模塊再輔以簡(jiǎn)單的外圍電路就可以實(shí)現較強的EDAC功能,可以把這一部分整個(gè)電路都集成到FPGA中。

　　3 仿真結果

　　仿真環(huán)境：MAX+plus II 10.0。

　　仿真模擬器件：FLEX 10K系列,EPF10K10LC84-3。

　　信號功能說(shuō)明見(jiàn)表 3。

　　表3 仿真信號說(shuō)明

　　(1) 寫(xiě)周期的仿真

　　圖2所示仿真圖中,275~500 ns仿真了一個(gè)寫(xiě)周期,數據輸入是AA55,而校驗位輸出是00,通過(guò)驗證是符合上面的設計邏輯的。

　　圖2 仿真結果

　　(2) 讀周期的仿真

　　在讀周期的仿真中,我們模擬了以下四種情況。

　?、?正確的讀周期：出現在650~975ns,校驗位、數據位都是正確值。

　?、?數據位出現一位錯誤：圖2中1.25~1.65 μs模擬了數據位產(chǎn)生一位錯誤的情況。數據正確的情況下應該是AA55,但現在d8位發(fā)生了錯誤,讀入的數據變?yōu)锳B55,可以看出數據已經(jīng)被自動(dòng)更正為 AA55;同時(shí),ERR輸出"1"表明有錯誤發(fā)生,CBOUT輸出為23,即100011,從表 1可以看出是d8位發(fā)生了錯誤。

　?、?校驗位出現一位錯誤：圖2中1.8~2.0μs模擬了校驗位產(chǎn)生一位錯誤的情況。校驗位正確的情況下應該是00,但現在C2位發(fā)生了錯誤,讀入的數據變?yōu)?04,可以看出數據沒(méi)變,仍為正確值AA55;同時(shí),ERR沒(méi)有輸出,CBOUT輸出為04,即000100,從表一可以看出是C2位發(fā)生了錯誤。

　?、?發(fā)生了兩位錯誤：圖 2中2.4~2.75μs模擬了數據位產(chǎn)生兩位錯誤的情況。數據正確的情況下應該是AA55,但現在d8位和d0位發(fā)生了錯誤,讀入的數據變?yōu)锳B54, 可以看出EDAC電路已經(jīng)無(wú)法自動(dòng)更正。 ERR和INT同時(shí)輸出"1"表明有多位錯誤發(fā)生,INT信號可以向CPU申請中斷,用中斷服務(wù)程序進(jìn)行異常處理。

　　可以看出仿真結果可以滿(mǎn)足設計時(shí)的思想,能夠起到自動(dòng)糾正一位錯誤和檢測兩位錯誤的功能。

　　結語(yǔ)

　　本文利用糾錯編碼的基本知識,提出了一種簡(jiǎn)單實(shí)用的能自動(dòng)糾正一位錯誤和檢查兩位錯誤的編碼方法,并且通過(guò)VHDL語(yǔ)言編程,用FPGA器件來(lái)實(shí)現。在我們自己的嵌入式系統中,EDAC電路已經(jīng)得到了應用和驗證?，F在越來(lái)越多的嵌入式系統對可靠性要求越來(lái)越高,采用EDAC技術(shù)可以簡(jiǎn)單有效地提高系統的容錯能力;但針對不同系統,EDAC和CPU的時(shí)序配合可能會(huì )有所不同。例如,對于一些時(shí)鐘頻率比較高的CPU,可能需要插入等待周期等等,但由于采用 VHDL語(yǔ)言進(jìn)行設計,有很大的靈活性,稍加改動(dòng)就可以滿(mǎn)足不同場(chǎng)合的需求。

　　參考文獻

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