經(jīng)電纜傳輸的新興串行標準

介紹

　　向著(zhù)芯片間串行以及背板互連方向轉變的潮流，繼續以驚人的步伐前進(jìn)，尤其在通信和存儲領(lǐng)域。 諸如OIF、Rapid I/O TA以及PCI-SIG等的標準化組織已經(jīng)鞏固了它們的成果，多種基于信息包的協(xié)議正在被系統和芯片供應商所采納。正如這些已經(jīng)建立的新標準的物理層和協(xié)議層，系統供應商現在不得不決定如何最佳地將這些新的協(xié)議轉換到已有的傳輸結構上，包括板間和板內。

　　在標準委員會(huì )會(huì )議上常見(jiàn)的討論總是圍繞著(zhù)最佳的方案以使得這些串行標準能夠經(jīng)濟地在實(shí)際的電路板和底板上實(shí)現，并且著(zhù)重考慮盡可能地重新使用現有的傳輸結構。在通信行業(yè)，在PCB板上采用FR-4用于短距離的芯片間和背板間通信，以及采用電纜（coax, CAT5/5E/6）用于長(cháng)距離、板間或底板間的通信是迄今為止最流行的選擇。

　　一些行動(dòng)突出了長(cháng)距離電纜傳輸的重要性：諸如PCI Express Cabling工作組預計在2005年第一季度發(fā)布一項規范。與此同時(shí)，因為 系統供應商第一次在樣機上實(shí)現協(xié)議，并且尋找在標準功能上實(shí)現專(zhuān)利邏輯的靈活性，所以這些協(xié)議基于FPGA的實(shí)現不久將問(wèn)世。

　　本文考察了這幾種新興串行I/O標準，尤其是有線(xiàn)和無(wú)線(xiàn)網(wǎng)絡(luò )領(lǐng)域，并且探討一些基于FPGA的SERDES實(shí)現以及由萊迪思半導體公司和泰科電子公司開(kāi)發(fā)的電纜傳輸構架。

新興的串行標準和基于SERDES FPGA器件的實(shí)現

SERDES品質(zhì)的重要性

　　設計者常常面臨將大塊的數據以較高的速率從一個(gè)地方移送到相隔一定距離的另一個(gè)地方。長(cháng)久以來(lái)，這是通過(guò)同步并行接口來(lái)完成的。這一接口需要大量的并行線(xiàn)驅動(dòng)器和接收器。此外，要確保當今系統所要求的、以吉比特以上的數據率在板間傳送的這類(lèi)接口的數據完整性變得日益困難。

　　隨著(zhù)對串行器/解串器（SERDES）器件接受的增長(cháng)，設計者能夠較少考慮與并行接口實(shí)現相關(guān)的問(wèn)題。SERDES技術(shù)可以采用更小、更便宜的電纜和連接器，在以3.125Gbps或更高的速率移動(dòng)大量的數據塊的情況下，為信號的完整性提供更強大的解決方案。

　　然而，提供一個(gè)強大的SERDES解決方案遠遠不只是原始數據率。若要真正地評定一個(gè)SERDES的性能，必須還要考慮物理層的參數，諸如高數據率下的媒體類(lèi)型/驅動(dòng)長(cháng)度，信號的抖動(dòng)以及整個(gè)器件的功耗等。

　　鑒于以下原因，Lattice SERDES被認為是業(yè)界領(lǐng)先的產(chǎn)品：

　　驅動(dòng)長(cháng)度（通過(guò)無(wú)源信道） - （在3.125Gbps下， >40英寸的FR-4背板，10米的24 AWG 電纜）

　　抖動(dòng) -  (Tx/Rx 抖動(dòng)值 (分別為.17 UI / .75 UI) 超過(guò)XAUI和FC的抖動(dòng)規范)

　　功率  -  （最壞的情況下， 3.125Gbps時(shí)225mW/信道， 包括I/O緩沖器）
 
　　靈活性 - （每個(gè)信道可選擇全數據率或者半數據率）

　　除了一個(gè)合格的SERDES外，它還必須提供與物理編碼子層（PCS）有關(guān)的功能，這是為了兼容一些工業(yè)標準所必備的。這些標準包括：已有的基于信息包的工業(yè)標準，諸如PCI Express, Serial Rapid I/O，以及正在形成的標準，諸如CPRI和OBSAI。萊迪思半導體公司的ORCA 4系列的FPSC（現場(chǎng)可編程系統芯片）器件提供了這樣的一種解決方案，它把業(yè)界領(lǐng)先的SERDES技術(shù)和更高層的PCS邏輯結合在一起。這些用ASIC技術(shù)實(shí)現的嵌入式的核，與FPGA結構被集成到同一塊芯片上，創(chuàng )造出高性能、低功耗的系統級解決方案。

可編程功能的價(jià)值

　　對于任何一種新生的標準或技術(shù)，實(shí)現的開(kāi)始比其規范的最終版本的出臺要早得多。而且，廠(chǎng)商們很少?lài)栏竦刈裾者@些規范，取而代之的是使其系統利用專(zhuān)有的電路來(lái)增強規范中所倡導的功能 …… 一種在最終的產(chǎn)品中增加其自身特色的方法。

　　獨立的專(zhuān)用標準產(chǎn)品（ASSP）的優(yōu)點(diǎn)是容易用文件說(shuō)明并且易懂，但是對于牽涉到新生規范的應用，對設計者而言，可編程能力是一大優(yōu)勢?？删幊棠芰δ軌蜃屜到y設計者在無(wú)需等待規范的最終版本的情況下，盡早地開(kāi)始構架并實(shí)施他們的設計。萊低思FPSC的ASIC部分提供了針對設計的成熟部分的性能和功率上的優(yōu)勢（例如，帶有8b/10b編碼的SERDES），FPSC器件的可編程本性能讓設計的上層跟隨規范和客戶(hù)的需求而“更新”。

　　以下是多個(gè)標準和應用的實(shí)例，它們非常適合采用集成的ASIC/FPGA技術(shù)。

無(wú)線(xiàn)網(wǎng)絡(luò )：PCI Express和Rapid I/O

PCI Express

　　傳統的PCI，在九十年代早期確立的標準I/O總線(xiàn)，現在已顯陳舊。這樣就導致了設計者采用諸如PCI-x和PCI-x 2.0等更新的版本來(lái)實(shí)現。它們能讓設計者在現有軟件的基礎上達到更高的吞吐量。但是即便有了這些改進(jìn)，處理器的吞吐量仍然超過(guò)了I/O的吞吐量。

　　PCI Express 的構想是為了處理這些不斷增長(cháng)的帶寬需求。它提供了一個(gè)可升級的、點(diǎn)到點(diǎn)的芯片間的串行連接，通過(guò)電纜或連結器插槽來(lái)擴展卡，并且在軟件層上保持與傳統的PCI的兼容性。

　　單個(gè)PCI Express的串行連接是一個(gè)對偶單純形鏈路，指定的速度高達每個(gè)鏈路2.5Gbps。該鏈路可以被擴展成x1, x2, x4, x8, x12, x16信道寬度，從而達到更高的帶寬。串行實(shí)現較為便宜，可以用來(lái)驅動(dòng)較長(cháng)的距離、減小共模噪聲以及現有的源同步并行接口所固有的相偏（諸如傳統的PCI），并且減少所需的連接總數。出于實(shí)用的目的，本文將探討用標準電纜連接器實(shí)現的信道寬度。

　　如圖1所示，PCI Express是一個(gè)經(jīng)過(guò)打包和分層的協(xié)議結構。來(lái)自萊迪思半導體公司的ORTx2G5器件，外加內嵌的ASIC和軟IP核（圖1中的功能塊），提供了一種低成本、低功耗、高度集成的解決方案。它用于PCI Express規范的物理層和數據鏈路層．

　　本文已經(jīng)提到了在實(shí)現這些新生標準時(shí)，可編程解決方案的價(jià)值。PCI Express棧的數據鏈路層和處理層都是可編程性的優(yōu)點(diǎn)的很好例證。

　　根據設計，這些層可以被定制成支持一個(gè)終端實(shí)現、一個(gè)交換機，或者，在有FPGA介入的很多情況下，一種用于諸如傳統的PCI的遺留通信協(xié)議的橋接功能。

　　通過(guò)在A(yíng)SIC門(mén)中實(shí)現物理層和數據鏈路層的固定功能，以及在FPGA門(mén)中由用戶(hù)實(shí)現更高層的功能，系統設計者有了一種經(jīng)濟且可配置的PCI Express解決方案。

Serial Rapid I/O

　　另一種新生的串行標準是Serial Rapid I/O。和PCI Express一樣，Serial Rapid I/O已植根于源同步領(lǐng)域。當與已有的Rapid I/O并行規范結合在一起后，Serial Rapid I/O能使設計者標準化一種用于網(wǎng)絡(luò )、電信及其它嵌入式應用的單一互聯(lián)技術(shù)。

　　Serial Rapid I/O是一種可升級的、點(diǎn)到點(diǎn)的、低引腳數的互聯(lián)方式，它經(jīng)設計后用于滿(mǎn)足日益增長(cháng)的系統帶寬要求。Serial Rapid I/O 極大地影響了在光纖通道（Fibre Channel）、10G 以太網(wǎng)XAUI接口和Infiniband中的業(yè)界標準的信號技術(shù)。它以每個(gè)鏈路1.25, 2.5 和3.125 吉比特的速率工作，提供了信號處理器和背板應用所需的帶寬。該串行規范定義了器件之間每個(gè)方向上的單個(gè)差分鏈路，并且支持將四個(gè)鏈路合在一起以取得更高吞吐量的應用。

　　如圖2所示，Serial Rapid I/O也有一個(gè)分層的協(xié)議結構。萊迪思半導體公司也提供了一個(gè)器件系列，當外加嵌入式ASIC和軟件IP核時(shí)，提供了一種低成本、低功耗和高度集成的解決方案。這種方案用于處理Serial Rapid I/O規范的物理層，并且在將來(lái)會(huì )支持邏輯層和傳輸層。

　　與PCI Express類(lèi)似，Serial Rapid I/O的實(shí)現也受益于可編程器件提供的固有的靈活性。在這里，可擴展的邏輯和傳輸層功能能夠在FPGA中實(shí)現，而物理層的固定功能則在器件的ASIC部分中實(shí)現。

無(wú)線(xiàn)網(wǎng)絡(luò )：CPRI和OBSAI

　　在無(wú)線(xiàn)領(lǐng)域，為了讓蜂窩式基站更快地發(fā)展，當前有兩種提案在角逐。CPRI和 OBSAI標準都面向串行傳輸協(xié)議的標準化，其首要的目的是通過(guò)元件的標準化來(lái)降低整個(gè)系統成本。

CPRI

　　CPRI（通用公共無(wú)線(xiàn)電接口）是一種業(yè)界的提案。它試圖通過(guò)把基站分成兩個(gè)基本構件來(lái)支持靈活的基站結構。這兩個(gè)構件是：用于處理基頻功能的無(wú)線(xiàn)電設備控制（REC）和提供射頻（RF）功能的無(wú)線(xiàn)電設備（RE）。

　　構件通過(guò)一個(gè)經(jīng)過(guò)8b10b編碼的串行鏈路互連，試圖利用已有的高速串行標準，諸如以太網(wǎng)和光纖通道。物理層的線(xiàn)速為614Mb、1.228Gb或者2.456Gbps，其通過(guò)單個(gè)串行接口被三種不同的信息流（用戶(hù)平臺數據、控制及管理、同步）多路復用。

　　萊迪思半導體公司為CPRI應用提供了一個(gè)完整的解決方案。物理層功能通過(guò)嵌入在ORTx2G5器件中的ASIC核來(lái)支持，與之相關(guān)的軟IP核處理數據鏈路層的功能，如圖3所示。{{分頁(yè)}}

OBSAI

　　類(lèi)似的，OBSAI把基站分為基頻和射頻塊，但是還定義了一個(gè)附加的傳輸和控制塊。與CPRI相比，它們之間的每一接口都具有唯一的參考點(diǎn)，分別定義為RP1 （控制平臺），RP2 （傳輸和基頻塊之間的用戶(hù)平臺）和RP3（基頻和射頻塊之間的用戶(hù)平臺）。這些構件被指定為以太網(wǎng)接口，但出于本文的目的，我們將著(zhù)重于RP3接口，因為它是一個(gè)8b/10b編碼的串行鏈路，與上面提到的CPRI規范相類(lèi)似。

　　由RP3接口支持的物理層線(xiàn)速為768Mb和1.536Gbps，支持高速數據傳輸及相關(guān)控制。該協(xié)議棧仍然是一個(gè)采用分層協(xié)議的信息包概念，如下面圖4所示。

　　此外，萊迪思FPSC器件的SERDES和基于8b/10b的功能提供了一個(gè)支持完整的OBSAI系統解決方案的集成平臺。物理層功能通過(guò)嵌入在FPSC器件中的ASIC核來(lái)支持，與之相關(guān)的軟IP核處理數據鏈路層的功能。

系統互連構架

　　對電路板設計者而言，要達到上述新生串行標準所需的高傳輸速度是一項極大的挑戰，尤其是在面臨成本控制的時(shí)候。不同的行業(yè)有著(zhù)不同的方法來(lái)平衡價(jià)格和性能，以及選擇合適的連接器和傳輸媒體。

　　PC市場(chǎng)是一個(gè)成本驅動(dòng)的行業(yè)，其中的連接器和電纜既非高速，又非高密度（可能的例外是高端服務(wù)器，當然其成本比一般的PC高得多）。要在這樣一個(gè)競爭激烈的行業(yè)中控制整體成本，相互協(xié)作是關(guān)鍵。因此，大的OEM廠(chǎng)商聯(lián)合起來(lái)并為一些應用建立規范，如PCI-Express, SATA, SAS, Fiber Channel, FireWire, DVI, HDMI及其類(lèi)似的規范，不僅在協(xié)議層，而且在物理連接層。

　　在通訊基礎結構行業(yè)，一些應用，諸如多重服務(wù)交換機、路由器及無(wú)線(xiàn)BTS等，標準化僅僅發(fā)生在協(xié)議層和用戶(hù)至網(wǎng)絡(luò )接口（UNI）中。更多的情況下，物理互連并不基于標準，并且通常是用戶(hù)化的。

　　在很多情形下，機內互連（通常采用高速電纜實(shí)現）是用戶(hù)化解決方案的典型例子，盡管它們可能在傳送標準化的協(xié)議。

　　對于任何一種方法，其挑戰是在不降低系統性能的前提下，盡可能提高成本效率。以下是經(jīng)常遇到的問(wèn)題：

　　如何在電路板間或板內利用隨處可見(jiàn)而且經(jīng)濟的PCB/傳輸原料。
　　
　　如何通過(guò)優(yōu)化系統參數來(lái)設計最經(jīng)濟的結構。
　　　
　　在上述互連物體中選擇具有最恰當尺寸的連接器，并且不影響系統運行目標。
　
　　根據這些問(wèn)題，下面的討論將突出當今市場(chǎng)上兩種主要有線(xiàn)中樞的優(yōu)缺點(diǎn)：什么是能改進(jìn)整個(gè)系統性能性并能擴展其長(cháng)度的最通用、最具成本效率的技術(shù)？

　　該討論基于這樣的事實(shí)：系統互連的最終結果是最具成本效率的，并且是可行的解決方案。

連接器、媒體類(lèi)型和運行結果

連接器：

　　板間連接器細分為兩組：開(kāi)放式連接器和控制阻抗連接器。

　　對于開(kāi)放式連接器，其單位長(cháng)度上的性能和利用率直接由引腳分配和信號與地的比率所確定，例如：EuroCard-DIN，Z-Pack 2mm Hard Metric 或 FB+。

　　另一方面，控制阻抗連接器，諸如來(lái)自Tyco Electronics的2.5mm HS3和2.5mm HM-Zd，由于對于單端或差分類(lèi)型的I/O信號的利用率為100%，所以它們不受此限制，并且對于給定的長(cháng)度，能提供最高的密度。

　　由于控制阻抗連接器的抗擾度和吞吐量大大高于開(kāi)放式連接器，設計者發(fā)現在保持充足的裕量和可接受的信道損耗的情況下，通過(guò)這些連接器傳送極快的信號是很棒的。實(shí)際的問(wèn)題是：系統性能的瓶頸不再是連接器本身，而是它在PCB中的引腳以及PCB的原材料。

背板/中間背板

　　PCB被非常普遍地用于系統內部中樞的元件互連。該領(lǐng)域已達到這樣的水平：當采用諸如Tyco的HS3 或HM-Zd的高速/控制阻抗板到板連接器時(shí)，高成本效率的基于High-Tg FR4的PCB板能很好地在高達5吉比特的速度下工作。采用這種結構，系統互連可以達到這樣的水平：基于PCB板互連的串行數據通過(guò)1270mm(~50”) 時(shí)以3.125Gbps的速度傳送，或者通過(guò)762mm (~30”)時(shí)以5Gbps的速度傳送。當然，這依賴(lài)于芯片的驅動(dòng)特性以及芯片的接收靈敏度。

　　圖5展示了一個(gè)由Tyco和萊迪思推出的演示系統。在這個(gè)系統中，FPGA多路傳輸并行數據，并且將它以每信道3.125Gbps的速率串行到幾個(gè)信道中。它通過(guò)一個(gè)由HM-Zd 連接器和基于5mm厚的多層High-Tg FR組成系統互連的 876mm的無(wú)源信道（“底層”）來(lái)傳送。

　　萊迪思的ORSO82G5的“差分”輸出電壓是883mV（在3.125Gbps速率下），輸出抖動(dòng)是36ps（峰-峰）。圖6展示了在接收器輸入端測量到的“眼圖”，驅動(dòng)器分別設置為沒(méi)有（左“眼”）和有（右“眼”）預加強。

402.7 mV Eye Opening

56.2 ps Total Jitter (Pk-Pk)
 
237.8 mV Eye Opening

121 ps Total Jitter (Pk-Pk)
 
　　“DSO” 與Bias-T一起作為接收器的輸入端。通過(guò)將“DSO”與接收器的輸入端并聯(lián)，從而不影響系統阻抗連續性。

　　這兩個(gè)“眼圖”是通過(guò)876mm (34.5”)長(cháng)的、采用兩個(gè)HM-Zd （高速及控制阻抗連接器）和萊迪思帶有“SERDES”接口的FPGA系統互連測量到的，工作速率為3.125Gbps。

　　左側的“眼圖”代表了“平的”驅動(dòng)器輸出，并且清晰地指出即便當信號有相當大的抖動(dòng)時(shí)，它仍然以相對于眼圖波罩有充足的裕量在工作，從而恢復數據。當驅動(dòng)器的輸出設置為信號的25%預加強時(shí)，信號的傳輸品質(zhì)（STQ）被極大地改善了，如右側“眼圖”所示。在觸及接收器的最小敏感度之前，其信道長(cháng)度高達1270mm（~50”）。

　　選用多層板內的哪一層來(lái)連接會(huì )極大地影響信道的長(cháng)度。

　　結論是要取得最大和最具成本效率的系統互連成果，每個(gè)因素必須被視為總體裝配的一部分，而非各自獨立的。

高速電纜

　　對于許多串行高速應用的另一項挑戰是滿(mǎn)足比那些PCB更長(cháng)的信道的需要。通過(guò)銅質(zhì)媒介傳輸仍然是具有成本效率的，只要其長(cháng)度小于20米。機柜內架子到架子以及機內應用是銅質(zhì)電纜可以使用的一個(gè)實(shí)例。

　　以前，我們看到用優(yōu)質(zhì)的芯片和連接器組成的最佳信道在3.125Gbps速率下，可以達到1200mm，這是系統機柜內的有用的解決方案。數米內的機柜內架子到架子以及機內高速解決方案需要高速電纜。

　　因此，我們要將背板替換為電纜，并且當優(yōu)化完信道后，檢查整體性能。

　　在吉比特速度下，串行互連的數據率通常比并行互連快10至20倍，每個(gè)設計者都會(huì )遇到與信號傳輸品質(zhì)（STQ）以及電磁兼容性有關(guān)的問(wèn)題。
　　
　　顯然，短范圍的系統內互連必須是具有成本效率的，還必須通過(guò)銅質(zhì)電纜傳送高數據率，而且可能是差分信號。

　　仔細檢查電纜組件，可得出設計者必須牢記的幾個(gè)關(guān)鍵因素：