探究最佳的結構化ASIC設計方法

　　許多物理設計問(wèn)題在結構化ASIC的片設計中已經(jīng)得到解決，因此后端版圖設計的時(shí)間可以大大縮短，從而導致更快的驗證確認和原型提供。不過(guò)ASIC片具有預定義的結構，因此設計師必須合理安排芯片資源才能獲得理想的性能。

　　FPGA是ASIC的另外一個(gè)替代品，它們一般基于查找表和可配置的邏輯單元。與相應的ASIC技術(shù)相比，FPGA的面積效率較低，功耗較大。當年產(chǎn)量超過(guò)5000片時(shí)，使用結構化ASIC通常具有更好的性?xún)r(jià)比。當然，FPGA在許多應用領(lǐng)域中仍是理想的原型設計工具，可以提供快速周轉和較低的前端成本。

　　如果采用FPGA做設計原型，那么規劃好向所選結構化ASIC的移植非常重要。最好是盡早采用FPGA和ASIC庫做協(xié)同開(kāi)發(fā)。不過(guò)即使不這樣做，少許的規劃努力也能使移植工作更加順利。

　　建議

• 采用可以避免失配的綜合工具策略。通常設計師可以使用他們選擇的前端環(huán)境將設計轉換成供應商網(wǎng)表或寄存器轉移級的HDL描述；但FPGA綜合和ASIC綜合很可能使用不同的工具或同一工具的不同版本。利用代碼檢查器和‘最小公分母’編程風(fēng)格可以避免結果的失配。這樣也可確保不同的工具不會(huì )對RTL代碼作出不同的解釋。
• 提供時(shí)序細節。ASIC供應商需要這些信息執行綜合、時(shí)序為主導的版圖和后版圖靜態(tài)時(shí)序分析。精確的系統時(shí)鐘信息和I/O系統時(shí)序預算，以及FPGA綜合腳本上的任何錯誤/多循環(huán)路徑信息都有助于加快版圖設計速度。
• 盡早與ASIC提供商討論可測性設計要求。雖然測試電路不需要納入FPGA原型中，但ASIC中不可測試的電路將降低器件的故障覆蓋率，并有可能使故障元件通過(guò)測試儀器的測試。一些ASIC供應商在NRE中包含了測試插入和自動(dòng)測試程序產(chǎn)生費用；但仍可能要求專(zhuān)門(mén)的功能復用性測試引腳和額外的測試電路。
• 增加復位和初始化邏輯。即使FPGA不需要，但增加復位和初始化邏輯能使在完整原型上使用的測試向量產(chǎn)生與仿真相同的結果。
• 盡早決定封裝類(lèi)型和引腳輸出。結構化ASIC供應商可以提供各種完全滿(mǎn)足設計要求、可以節省成本和電路板面積的封裝，但封裝選擇對FPGA來(lái)說(shuō)是有限制的。如果要求與FPGA原型保持引腳兼容，那么應該盡早與ASIC供應商討論引腳輸出和封裝選擇以滿(mǎn)足設計要求。

圖：對于結構化ASIC和FPGA協(xié)作開(kāi)發(fā)項目，提前規劃很重要。

　　避免

• 使用與ASIC不匹配的原型FPGA RAM功能。雖然ASIC RAM通常是高度可配置的，不同的RAM容量不是問(wèn)題，但要確保整個(gè)RAM容量和實(shí)例數量的可用性。異步訪(fǎng)問(wèn)和不對稱(chēng)地讀寫(xiě)具有不同字寬的端口可能無(wú)法實(shí)現，或要求增加額外的輔助電路和邏輯。
• 選擇ASIC產(chǎn)品中不能提供的FPGA I/O。因此需要檢查ASIC庫并尋求匹配性。這樣可以避免在原型板上插入ASIC時(shí)發(fā)生奇怪的問(wèn)題。
• 使用FPGA供應商提供的私有知識產(chǎn)權。要堅持使用有信譽(yù)的供應商提供的很容易用于FPGA和ASIC的可綜合IP。當使用諸如鎖相環(huán)等模擬IP時(shí)，要確保目標ASIC供應商可以匹配設計所要求的頻率產(chǎn)生或降斜率要求。
• 使用長(cháng)的互連線(xiàn)。雖然后端工具通過(guò)緊鄰放置互連電路可以很好地減少互連延時(shí)，但結構化ASIC中的RAM位置是固定的，連接裸模頂部的RAM和固定在底部與I/O相關(guān)的電路將增加延時(shí)。如果有任何重要的時(shí)序接口，應避免會(huì )導致版圖設計后出現長(cháng)互連的引腳輸出和RAM指配。
• 使用異步邏輯，如果可能的話(huà)。你可能無(wú)法在結構化ASIC中再生FPGA異步邏輯路徑。