IC設計行業(yè)經(jīng)典書(shū)籍

No.1  Writing Testbenches, Functional Verification of HDL Models

by Janick Bergeron

　　本書(shū)主要以HDL（verilog/vhdl）為例，詳細講述了在IC DESIGN FLOW中Verification 以及Test的設計思想、方法和技巧，涵概了測試的各個(gè)方面，是目前進(jìn)行IC設計的同仁們最為推薦的一本寶典??！

　　作者的個(gè)人網(wǎng)頁(yè)有詳細的介紹：

http://www.janick.bergeron.com/wtb/toc.html

No.2     Priciples of Verifiable RTL Design, 2nd Ed.

by Lionel Bening & Harry Foster

　　比較早的介紹有關(guān)RTL Validation設計的寶典書(shū)籍，是原來(lái)HP的一位大牛撰寫(xiě)的??！你可以到作者的網(wǎng)站看看，有相關(guān)的本書(shū)的設計范例以及script下載！如果想使RTL設計非常的完美，保證你的后端設計一次成功的，這本書(shū)是不可缺少的。

http://home.comcast.net/~bening/povrd.htm

No .3  A Practical Guide for Designing, Synthesizing, and Simulating  ASICs and FPGAs  using VHDL or Verilog

（HDL Chip Design)    by Douglas J. Smith

　　最為經(jīng)典的講述VHDL以及Verilog 設計的寶典書(shū)籍！設計范例涵蓋很多設計中經(jīng)常用的設計模塊，堪稱(chēng)IC設計的 “詞典”， 書(shū)中的很多范例都可以作為你設計應用中的IP進(jìn)行應用??！

http://www.doone.com/hdl_chip_des.html

No.4    Advanced ASIC Chip Synthesis  Using Synopsys Design Compiler and PrimeTime

by Himanshu Bhatnagar CONEXANT, Newport Beach, CA, USA

　　迄今為止唯一的一本針對主流IC設計平臺工具，synopsys design compiler以及primetime的設計流程 進(jìn)行具體指導的寶典！參考本書(shū)你可以很快就可以對RTLdesign flow 以及static timing analysis有很深的理解，設計功力也會(huì )增加那么一點(diǎn)點(diǎn)了， 當然還需要你勤加練習！

No.5   Reuse Methodology Manual for System-on-a-Chip Designs Third Edition

Edited by Michael Keating  Synopsys, Inc., Mountain View, CA, USA

Pierre Bricaud Synopsys, Inc, CA, USA

　進(jìn)行SOC/IP 設計以及可重用設計的寶典書(shū)籍！是synopsys的一位牛牛寫(xiě)的！主要以mentor和synopssy的設計工具為流程，講述了SOC/IP可重用設計，驗證設計的基本方法。