一種延遲電路在變頻控制中的應用

摘    要：本文主要介紹一個(gè)由RC和或門(mén)電路組成的延遲電路在一變頻控制中的應用，解決了原有芯片死區時(shí)間不確定的問(wèn)題。
關(guān)鍵詞：延遲電路；IPM；死區時(shí)間

變頻控制死區時(shí)間簡(jiǎn)介
熟悉IPM(Inteligent Power Module)工作原理的工程師都知道，控制IPM工作的六路PWM信號，在導通時(shí)序上，控制同一通道的上下兩路信號不能出現同時(shí)導通的情況，如圖1所示。也就是說(shuō)同一橋臂的兩個(gè)IGBT不能同時(shí)導通，如果同時(shí)導通，輕則引起IPM的工作保護，造成停機，重則將IPM模塊擊穿，造成模塊損壞。所以，在PWM信號的算法實(shí)現上，同一通道的上下兩臂的控制信號在導通時(shí)間上要有一個(gè)時(shí)間間隔，即“死區時(shí)間”。不同的模塊對死區時(shí)間的要求是不一樣的，如三菱采用分離電源供電的IPM 模塊，其死區時(shí)間通常要求在3.5ms以上，而采用單電源供電的模塊，其死區時(shí)間則可以做到2ms。通常，死區時(shí)間的數值可以在EEPROM中設置，表1即為本文所用模塊死區時(shí)間的設置表。

問(wèn)題的出現及解決方案設想
在實(shí)際工作中會(huì )碰到這么一種情況，由于硬件掩膜的問(wèn)題，造成了芯片上電后0、1狀態(tài)的不確定，除非EEPROM中設置為0，否則死區時(shí)間都是不確定的，從而使得模塊的可靠性大大降低。由于批次掩膜的數量多達數萬(wàn)片，如果解決不了這個(gè)問(wèn)題，則會(huì )造成很大的損失。為了有效地降低成本，必須想辦法把這批有缺陷的芯片利用起來(lái)。綜合各方面的考慮，要解決這一問(wèn)題，本文提出了三種解決方案：
1. 增加一個(gè)芯片作為變頻驅動(dòng)，原芯片作為主芯片。
2. 不增加單片機，選擇一款高速I(mǎi)PM，然后在EEPROM中設置一種理論上合理的死區時(shí)間，如2.4ms&19.2ms，由于芯片上電后0、1狀態(tài)的不確定，所以還需要通過(guò)實(shí)驗來(lái)進(jìn)一步驗證：
a. 如果死區時(shí)間為2.4ms時(shí)IPM沒(méi)問(wèn)題；
b. 如果死區時(shí)間為19.2ms時(shí)壓機電壓不存在問(wèn)題。
則說(shuō)明理論上該方案可行。
3. EEPROM中死區時(shí)間設置為0，然后增加一硬件延遲電路，對PWM控制信號的下降沿進(jìn)行延遲拖后(信號低電平有效)，上升沿不變，從而實(shí)現對死區時(shí)間的調節。
分析三種方案，第一種方案明顯地會(huì )增加產(chǎn)品的成本，第二種方案理論上可行，不過(guò)實(shí)驗上比較復雜，壓頻曲線(xiàn)難以確定，且會(huì )使產(chǎn)品的可靠性降低。第三種方案，由于要求只對信號下降沿進(jìn)行延遲拖后，考慮到RC加一或門(mén)電路可以實(shí)現這一功能，如果增加這種延遲電路，成本增加不多，實(shí)驗上比較簡(jiǎn)單，且還能使該芯片通用化，可行性好。下面就介紹該電路的實(shí)現方案。

實(shí)驗方案的實(shí)現及實(shí)驗結果
圖2為其中一路控制信號的原理圖。MCU輸出信號(X)經(jīng)由設計的延遲電路延遲后(X)輸入到IPM模塊。由于EEPROM中的死區時(shí)間設置為0，所以，如果不加外圍電路，則PWM信號的死區時(shí)間為0.5ms，遠不能滿(mǎn)足模塊的工作條件，要保證IPM 正常工作，必須使信號延遲大于模塊能夠工作的最小死區時(shí)間。為了保證模塊能夠安全可靠地工作，這里選擇的外圍延遲時(shí)間為10ms，故電阻參數為1KW，精度為1%,電容為103pF，誤差為10%。經(jīng)實(shí)際測試，電路實(shí)際效果如圖3(a)、圖3(b)所示。
圖3(a)為信號有延遲和無(wú)延遲的信號比較，其中3通道為有延遲的信號波形，2為無(wú)延遲的信號波形。從示波器上能夠明顯地看出3通道的信號下降沿有明顯的拖后，經(jīng)測量，這個(gè)拖后時(shí)間為10ms左右。圖3(b)為同一橋臂的兩路信號經(jīng)延遲后的波形，從波形可以看出，在2通道導通之前，3通道已經(jīng)關(guān)斷，而3通道則是在2通道關(guān)斷以后才導通，保證了兩路信號之間穩定的死區時(shí)間。當然，波形上顯示這個(gè)死區時(shí)間并不是嚴格的10ms，但這個(gè)誤差是在允許范圍之內的，(下面會(huì )對此進(jìn)行分析)。采用該電路后，壓縮機運行平穩，且滿(mǎn)足產(chǎn)品所要求的性能。

實(shí)驗誤差分析
考慮到延遲電路中電阻、電容的誤差，最大延遲誤差可以很容易地計算出：
上偏差：
ms
下偏差：
ms
由計算出來(lái)的結果可以看出，對于10ms的死區時(shí)間來(lái)說(shuō)，該誤差是完全可以接受的。

結語(yǔ)
綜上所述，利用外圍所加的一個(gè)簡(jiǎn)單的延遲電路，成功克服了芯片上的硬件缺陷，取得了顯著(zhù)的經(jīng)濟效益?！?/P>

參考文獻
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