基于狀態(tài)機和流水線(xiàn)技術(shù)的3DES加密算法及其FPGA設計

盡管DES已被證實(shí)是不安全的算法（主要是密鑰太短），但三重DES增加了密鑰長(cháng)度，由56位增加到112或168位，有更高的安全性，而且在新一代因特網(wǎng)安全標準IPSEC協(xié)議集中已將DES作為加密標準。另一方面，基于DES算法的加/解密硬件目前已廣泛應用于國內外衛星通信、網(wǎng)關(guān)服務(wù)器、機頂盒、視頻傳輸以及其它大量的數據傳輸業(yè)務(wù)中。利用3DES可以使原系統不作大的改動(dòng)。所以對3DES的研究仍有很大的現實(shí)意義。

1 3DES加密算法描述

DES成為一個(gè)世界范圍內的標準已經(jīng)20多年了，很好地抗住了多年的密碼分析，除最強有力的可能敵手外，對其它的攻擊仍是安全的。DES對64位的明文分組進(jìn)行操作，通過(guò)一個(gè)初始置換，將明文分成左半部分和右半部分，然后進(jìn)行16輪完全相同的運算，最后經(jīng)過(guò)一個(gè)末置換便得到64位密文。每一輪的運算包含擴展置換、S盒代換、P盒置換和兩次異或運算，另外每一輪中還有一個(gè)輪密鑰（子密鑰）。整體框圖如圖1所示。

3DES（即Triple DES）是DES向AES過(guò)渡的加密算法（1999年，NIST將3-DES指定為過(guò)渡的加密標準），是DES的一個(gè)更安全的變形。它以DES為基本模塊，通過(guò)組合分組方法設計出分組加密算法，其具體實(shí)現如下：設Ek()和Dk()代表DES算法的加密和解密過(guò)程，K代表DES算法使用的密鑰，P代表明文，C代表密表，這樣，

3DES加密過(guò)程為：C=Ek3(Dk2(Ek1(P)))

3DES解密過(guò)程為：P=Dk1((EK2(Dk3(C)))

具體的加/解密過(guò)程如圖2所示。K1、K2、K3決定了算法的安全性，若三個(gè)密鑰互不相同，本質(zhì)上就相當于用一個(gè)長(cháng)為168位的密鑰進(jìn)行加密。多年來(lái)，它在對付強力攻擊時(shí)是比較安全的。若數據對安全性要求不那么高，K1可以等于K3。在這種情況下，密鑰的有效長(cháng)度為112位。

2 FPGA設計實(shí)現

2．1 FPGA設計的優(yōu)勢

用硬件實(shí)現某種密碼算法，首先要用硬件描述語(yǔ)言（如HHDL、Verlog HDL）進(jìn)行系統設計和編碼，然后采用專(zhuān)用集成電路（ASIC）或現場(chǎng)可編程邏輯門(mén)陣列（FPGA）來(lái)具體實(shí)現。采用ASIC方法設計周期較長(cháng)，且費用也較昂貴；而采用FPGA，可由設計者自己對芯片內部單元進(jìn)行配置，設計比較靈活，只需改變配置就可實(shí)現安全不同的功能，大大縮短了設計周期和開(kāi)發(fā)時(shí)間，節省人力物力，同時(shí)經(jīng)過(guò)優(yōu)化可以達到較高的性能。另外，有多種EDA開(kāi)發(fā)軟件支持FPGA的設計，在本設計中作者采用了ALTERA公司的Quartus II開(kāi)發(fā)軟件。

2．2 狀態(tài)機和流水線(xiàn)技術(shù)的應用

面積和速度這兩個(gè)指標貫穿著(zhù)FPGA設計的始終，是設計質(zhì)量評價(jià)的終極標準。設計目標就是在滿(mǎn)足給定的時(shí)序要求（包含對設計頻率的要求）的前提下，占用較小的芯片面積；或者在所規定的面積下，使設計時(shí)序余小量更大，頻率更高。通過(guò)功能模塊復用可減少設計消耗的芯片面積；反之，并行復制多個(gè)操作模塊可較大地提高設計頻率。在本設計中充分考慮了這一對矜持體，采用狀態(tài)機和流水線(xiàn)相結合的技術(shù)，使得在減少芯片資源消耗的情況下又能提高設計頻率。

狀態(tài)機是組合邏輯和寄存器邏輯的特殊組合，尤其適合于數字系統的控制設計。系統的狀態(tài)在一定的條件下相互轉移。分析DES的算法結構可以發(fā)現，輪運算是相同的，只是輸入子密鑰不同，同時(shí)各輪的子密鑰都可以通過(guò)密鑰移位再經(jīng)過(guò)一個(gè)壓縮置換操作直接得到，所以通過(guò)密鑰移位現經(jīng)過(guò)一個(gè)壓縮置換操作直接得到，所以將輪運算作為一個(gè)共享模塊，反復進(jìn)行該操作，其輸入參數由狀態(tài)機控制部分提供，主要是密鑰移位的位數。只在空閑狀態(tài)下將輪運算結果輸出。因數據端是16位，故每個(gè)狀態(tài)機模塊中進(jìn)行四輪輪運算。

流水線(xiàn)處理是高速設計中的一個(gè)常用設計手段。如果某個(gè)設計的處理流程可分為若干步驟，而且整個(gè)數據處理是“單流向”的，即沒(méi)有反饋，前一個(gè)步驟的輸出是下一個(gè)步驟的輸入，則可以考慮用流水線(xiàn)設計方法提高系統的工作頻率。流水線(xiàn)設計是一種技巧，它在很長(cháng)組合路徑的中間點(diǎn)引入寄存器。寄存器會(huì )增加等待時(shí)間，但卻能增加速度，減少邏輯級。此外，附加寄存器雖然會(huì )增加一定的功耗，但卻極大地減少了毛刺。流水線(xiàn)處理方式之所以頻率較高，是因為復制了處理模塊，它是FPGA設計中面積換取速度思想的具體體現。DES的16輪運算結構是相同的，符合流水線(xiàn)設計的要求，所以基于DES的結構特點(diǎn)，將前面的狀態(tài)機模塊作為流水線(xiàn)的一個(gè)單元，這樣DES共有四個(gè)狀態(tài)，串聯(lián)起來(lái)形成四級流水線(xiàn)。因狀態(tài)機中有寄存器，能保證流水線(xiàn)的工作，所以各單元間不需再加寄存器。狀態(tài)機及流水線(xiàn)結構如圖3所示，圖中給出了由密鑰直接生成各子密鑰的移位數。將DES模塊復制三份，就形成了16級流水線(xiàn)，所不同的是流水線(xiàn)內部是狀態(tài)機結構，所以每四個(gè)時(shí)鐘周期才會(huì )得到一組加/解密結果。這種結構同樣適用于數據端是8位和32位的。

2．3 S盒的設計和接口設計

在3DES算法中，S盒代替是算法的關(guān)鍵所在。其它的運算都是線(xiàn)性的，易于分析和實(shí)現，而S盒是非線(xiàn)性的，因此S盒的設計和優(yōu)化將直接影響整個(gè)系統的性能。DES的8個(gè)S盒都是6輸入、4輸出的結構，適合于用ROM來(lái)實(shí)現，因此用VHDL定義如下結構設計的ROM：

　　input:in std_

　　output :out std_logic_vector(3 downto 0);

　　subtype s_word is std_logic_vector(3 downto 0);

　　subtype s1_rangeij is integer range 0 to 63;

　　type s_type is array(s1_rangeij) of s_word;

　　constant s:s_type:=(("1110"),("0100"),("1101"),("0001")……)；

　　function logic2int(din:std_logic_vector(t downto 0))return s1_rangeij -二進(jìn)轉換為十進(jìn)制

　　output<=s(logic2int(input));

經(jīng)綜合后，每個(gè)S盒只用了24個(gè)邏輯單元。

3DES是64位分組大小的加密算法，數據線(xiàn)一般是8位、16位或32位，為此增加了輸入、輸出接口，這部分接口完成的功能就是串/并轉換和并/串轉換。以16位輸出接口為例，設計中將加/解密出來(lái)的數據從低位到高位在valid信號有效的情況下同時(shí)存入四個(gè)16位寄存器，再通過(guò)一個(gè)選擇器依次將數據送出。該選擇器不同于普通的多路選擇器，它是由valid信號觸發(fā)其內的計數功能，從而依次將寄存器中數據輸出，如圖4所示。輸入接口要簡(jiǎn)單一些，只需一個(gè)64位可移位的寄存器，在第四個(gè)16位數據到來(lái)后才將這一組64位數據送給加密模塊。這種結構非常容易用硬件描述語(yǔ)言實(shí)現。

2．4 總體結構

通過(guò)一個(gè)密鑰控制模塊為3DES提供三個(gè)56位的密鑰以及加/解密控制信號。密鑰的輸入是28位的，所產(chǎn)生的三個(gè)56位密鑰并不是同一時(shí)間提供給3DES的，相互之間有16個(gè)時(shí)鐘的延時(shí)，這樣可以保證修改密鑰后并不影響先前流水線(xiàn)的工作。再加上輸入、輸出接口就構成了該設計的總體結構，如圖5所示。限于圖的大小，不影響理解的部分信號沒(méi)有畫(huà)出。加/解密的流程是先輸入六組28位的密鑰，然后就可以發(fā)送需要加/解密的數據了，中間可以有間斷，如果需要更改密鑰，也是先輸入改后的密鑰，再輸入數據，可實(shí)時(shí)更改，無(wú)需等到流水線(xiàn)中最后一組數據加/解密完成。

本設計在A(yíng)LTERA公司的Quartus II環(huán)境下用VHDL、Verilog HDL實(shí)現設計輸入，采用同步時(shí)鐘，成功編譯、綜合、適配和仿真，并下載到Stratix系列FPGA芯片EP1S25F780C5中。在綜合的過(guò)程中用邏輯鎖等技術(shù)進(jìn)行了優(yōu)化。消耗邏輯單元16250個(gè)，設計時(shí)鐘頻率可達95.07MHz。