高速高密度PCB設計面臨新挑戰

面對高速高密度PCB設計的挑戰，設計者需要改變的不僅僅是工具，還有設計的方法、理念和流程。

隨著(zhù)電子產(chǎn)品功能的日益復雜和性能的提高，印刷電路板的密度和其相關(guān)器件的頻率都不斷攀升，工程師面臨的高速高密度PCB設計所帶來(lái)的各種挑戰也不斷增加。除大 家熟知的信號完整性（SI）問(wèn)題，Cadence公司高速系統技術(shù)中心高級經(jīng)理陳蘭兵認為，高速PCB技術(shù)的下一個(gè)熱點(diǎn)應該是電源完整性（PI）、EMC/EMI以及熱分析。

而隨著(zhù)競爭的日益加劇，廠(chǎng)商面臨的產(chǎn)品面世時(shí)間的壓力也越來(lái)越大，如何利用先進(jìn)的EDA工具以及最優(yōu)化的方法和流程，高質(zhì)量、高效率的完成設計，已經(jīng)成為系統廠(chǎng)商和設計工程師不得不面對的問(wèn)題。

熱點(diǎn)：從信號完整性向電源完整性轉移

談到高速設計，人們首先想到的就是信號完整性問(wèn)題。信號完整性主要是指信號在信號線(xiàn)上傳輸的質(zhì)量，當電路中信號能以要求的時(shí)序、持續時(shí)間和電壓幅度到達接收芯片管腳時(shí)，該電路就有很好的信號完整性。當信號不能正常響應或者信號質(zhì)量不能使系統長(cháng)期穩定工作時(shí)，就出現了信號完整性問(wèn)題，信號完整性主要表現在延遲、反射、串擾、時(shí)序、振蕩等幾個(gè)方面。一般認為，當系統工作在50MHz時(shí)，就會(huì )產(chǎn)生信號完整性問(wèn)題，而隨著(zhù)系統和器件頻率的不斷攀升，信號完整性的問(wèn)題也就愈發(fā)突出。元器件和PCB板的參數、元器件在PCB板上的布局、高速信號的布線(xiàn)等這些問(wèn)題都會(huì )引起信號完整性問(wèn)題，導致系統工作不穩定，甚至完全不能正常工作。



信號完整性技術(shù)經(jīng)過(guò)幾十年的發(fā)展，其理論和分析方法都已經(jīng)較為成熟。對于信號完整性問(wèn)題，陳蘭兵認為，信號完整性不是某個(gè)人的問(wèn)題，它涉及到設計鏈的每一個(gè)環(huán)節，不但系統設計工程師、硬件工程師、PCB工程師要考慮，甚至在制造時(shí)也不能忽視。解決信號完整性問(wèn)題，必須借助先進(jìn)的仿真工具，如Cadence的SPECCTRAQuest就是不錯的仿真工具，利用它可以在設計前期進(jìn)行建模、仿真，從而形成約束規則指導后期的布局布線(xiàn)，提高設計效率。隨著(zhù)Cadence 在今年6月推出的專(zhuān)門(mén)針對千兆赫信號的仿真器MGH——它是業(yè)界首個(gè)可以在幾秒之內完成數萬(wàn)BIT千兆赫信號的仿真器——信號完整性技術(shù)更臻完善。

相對于信號完整性，電源完整性是一種較新的技術(shù)，它被認為是高速高密度PCB設計目前最大的挑戰之一。電源完整性是指在高速系統中，電源傳輸系統（PDS power deliver system）在不同頻率上，阻抗特性不同，使PCB板上電源層與地層間的電壓在電路板的各處不盡相同，從而造成供電不連續，產(chǎn)生電源噪聲，使芯片不能正常工作；同時(shí)由于高頻輻射，電源完整性問(wèn)題還會(huì )帶來(lái)EMC/EMI問(wèn)題。如果不能很好地解決電源完整性問(wèn)題，會(huì )嚴重影響系統的正常工作。

通常，電源完整性問(wèn)題主要通過(guò)兩個(gè)途徑來(lái)解決：優(yōu)化電路板的疊層設計及布局布線(xiàn)，以及增加退耦電容。退耦電容在系統頻率小于300 ~ 400MHz時(shí)，可以起到抑止頻率、濾波和阻抗控制的作用，在恰當的位置放置合適的退耦電容有助于減小系統電源完整性的問(wèn)題。但是當系統頻率更高時(shí)，退耦電容的作用很小。在這種情況下，只有通過(guò)優(yōu)化電路板的層間距設計以及布局布線(xiàn)或者其他的降低電源、地噪聲的方法（如適當匹配降低電源傳輸系統的反射問(wèn)題）等來(lái)解決電源完整性問(wèn)題，同時(shí)抑止EMC/EMI。

對于信號完整性和電源完整性之間的關(guān)系，陳蘭兵認為：“信號完整性是時(shí)域的概念，比較好理解，而電源完整性卻是頻域的概念，難度比信號完整性大，但在某些方面和信號完整性又有相通之處。電源完整性對工程師的技能要求更高，對于高速設計而言，是一個(gè)新的挑戰。它不但涉及到板級，同時(shí)涉及到芯片和封裝級。建議從事高速電路板設計的工程師在解決了信號完整性的基礎上再做電源完整性?！睋榻B，Cadence的電源完整性工具PI已推向市場(chǎng)，并已成功運用到很多客戶(hù)的設計中。
　
通過(guò)仿真 “軟”化你的設計

仿真是對把各方面問(wèn)題都考慮進(jìn)去的虛擬原型的測試。由于設計越來(lái)越復雜，工程師不可能把每一種方案都拿來(lái)實(shí)施，此時(shí)只能借助先進(jìn)的仿真代替試驗進(jìn)行判斷。

今天的系統設計，除了面臨高速高密度電路板所帶來(lái)的挑戰外，產(chǎn)品快速面世的壓力更是使仿真成為系統設計必不可少的手段。設計者希望利用先進(jìn)的仿真工具，在設計階段即找出問(wèn)題，從而高效率、高質(zhì)量地完成系統設計。

傳統的電路板設計，工程師很少借助仿真的手段。更多的時(shí)候是利用上游芯片廠(chǎng)商提供的參考設計和設計指導規則（即白皮書(shū)），結合工程師的實(shí)際經(jīng)驗進(jìn)行設計，然后將設計生產(chǎn)出來(lái)的原型機進(jìn)行反復測試試驗、找出問(wèn)題、修改設計，這樣周而復始，直至問(wèn)題基本全部解決。即時(shí)偶爾采用仿真工具進(jìn)行設計，也只局限于局部電路。修改電路意味著(zhù)時(shí)間上的延遲，這種延遲在產(chǎn)品快速面世的壓力下是無(wú)法接受的，尤其對于大型系統，一處小小的修改也許需要將整個(gè)設計推翻重來(lái)，正所謂“牽一發(fā)而動(dòng)全身”，它給廠(chǎng)商帶來(lái)的損失是無(wú)法估量的。

產(chǎn)品質(zhì)量的難以保證、開(kāi)發(fā)周期的不可控、對工程師經(jīng)驗的過(guò)分依賴(lài)……這些因素使上述設計方法難以應對越來(lái)越復雜的高速高密度PCB設計所帶來(lái)的挑戰，因而必須借助先進(jìn)的仿真工具加以解決?！吧嫌涡酒瑥S(chǎng)商給的設計方案是建立在他們自己樣板的基礎上的，而系統廠(chǎng)商的產(chǎn)品和上游廠(chǎng)商的樣板不可能完全一樣；同時(shí)，一個(gè)芯片的設計要求可能和另一個(gè)的相互矛盾，這時(shí)必須通過(guò)仿真來(lái)確定設計方案?！标愄m兵說(shuō)。

從某種意義上講，仿真就是讓軟件在虛擬原型上完成以前需要通過(guò)對物理原型的測試才能夠完成的功能評價(jià)，是一種更為“軟”化和更加經(jīng)濟的方案。

然而高速高密度電路板的仿真和傳統的仿真又有所不同。Mentor Graphics公司技術(shù)工程師尤立夫介紹：“傳統的仿真是針對原理圖而做的，它只是加激勵，看輸出，由此來(lái)判斷功能是否正確；而高速仿真是在功能正確的前提下，看設計的性能如何，它既針對原理圖，同時(shí)針對PCB設計?！崩梅抡婀ぞ?，可以判斷哪一個(gè)方案更貼近實(shí)際需求，在滿(mǎn)足性能要求的基礎上，判斷哪一個(gè)的成本更低，在性能設 計和系統成本之間找到一個(gè)平衡點(diǎn)。尤立夫說(shuō)：“利用仿真工具，可以判斷系統改進(jìn)的方向是否正確，為設計指明方向，提高一板成功率，使產(chǎn)品更快走向市場(chǎng)。但是，無(wú)論仿真的結果多么接近測試結果，它都不能代替實(shí)際的測試系統?！?BR>
測試是對包含所有現實(shí)環(huán)境因素的系統性能的一種真實(shí)判斷，然而仿真卻是對虛擬原型的“測試”，是針對某種特定條件的，沒(méi)有一種工具可以將所有現實(shí)條件全部考慮進(jìn)去同時(shí)仿真。然而，隨著(zhù)技術(shù)的發(fā)展和工具的不斷完善，仿真結果和實(shí)際測試結果的逼近度越來(lái)越高，對設計的指導意義也越來(lái)越大，但同時(shí)對工程師也提出了更高的要求——雖然工具越來(lái)越易用，但對仿真結果的判斷和改進(jìn)方法都依賴(lài)于工程師的技術(shù)水平和理論基礎。

目前在高速PCB仿真中，效果最不理想的是EMC/EMI。這是因為對于高速系統，由于過(guò)孔效應的影響，需要對系統進(jìn)行三維建模才能有效模擬真實(shí)環(huán)境。然而對于PCB這樣一個(gè)龐大且復雜的系統，對其進(jìn)行三維建模非常困難。據尤立夫介紹，目前主要采用專(zhuān)家檢查的方式，既按照國際通用標準將EMC/EMI問(wèn)題變換成PCB上布局布線(xiàn)的規則。Cadence 的EMControl就是這樣一個(gè)類(lèi)似于專(zhuān)家系統的規則檢查工具，同時(shí)還提供了客戶(hù)化的接口，方便客戶(hù)編寫(xiě)適合于本公司的EMC/EMI檢查規則。Mentor Graphics的Quiet Expert可以檢查引起EMI問(wèn)題的不正確的布線(xiàn)結構，找出問(wèn)題，并給出導致EMI問(wèn)題的原因和建議的解決方案。

此外，在三維分析方面，Ansoft、Apsim等公司可以提供專(zhuān)門(mén)的工具和方法，并且這些工具可以與Cadence和Mentor Graphics的系統工具配合使用。

效率之選：自動(dòng)布線(xiàn)與并行設計

原理圖設計不止是把電路“描”進(jìn)去，還有很多其它要求，原理圖設計工具應該能將這些要求帶到下一個(gè)環(huán)節，支持自動(dòng)布線(xiàn)、功能仿真等。

為了找到一條更富效率的設計路徑，解決產(chǎn)品面世時(shí)間壓力，將產(chǎn)品快速推向市場(chǎng)，自動(dòng)布線(xiàn)和并行設計技術(shù)應運而生。

“如果能很好地利用自動(dòng)布線(xiàn)技術(shù)，可以減少畫(huà)板時(shí)間，將PCB的設計效率提高一倍以上?！?陳蘭兵介紹。然而要想實(shí)現自動(dòng)布線(xiàn)，必須借助電氣化的規則管理器，將系統設計工程師和硬件設計工程師對電路的設計要求傳遞給PCB工程師。

對于早期較為簡(jiǎn)單的系統，通常的做法是硬件工程師把設計要求一條條手寫(xiě)下來(lái)，告訴PCB設計工程師如何去做。但對于復雜的系統，面對成千上萬(wàn)的連線(xiàn)、無(wú)數的要求，硬件工程師無(wú)法將這些規則一一記錄下來(lái)，PCB設計工程師更無(wú)法一條條去檢查和實(shí)施。這時(shí)，就需要電氣化的規則管理器將各種設計要求管理起來(lái)，硬件工程師和PCB設計工程師可以在同一個(gè)規則管理器的基礎上協(xié)同工作。Cadence公司的規則管理器Constrain Management（簡(jiǎn)稱(chēng)CM）已被無(wú)縫地集成到其原理圖設計工具和PCB設計工具中，硬件工程師在原理圖設計完成后，其設計要求（電氣性能、DFT、DFM規則等）就被CM自動(dòng)帶到下一個(gè)環(huán)節，系統根據這些規則進(jìn)行自動(dòng)布線(xiàn)。因此自動(dòng)布線(xiàn)是建立在約束規則驅動(dòng)基礎上的自動(dòng)布線(xiàn)，但同時(shí)必須有一個(gè)能很好理解和完成這些約束規則的布線(xiàn)器，Cadence的Specctra能使兩者很好地達到統一。

對于自動(dòng)布線(xiàn)技術(shù)，陳蘭兵建議，“如果一個(gè)公司技術(shù)沒(méi)有掌握好，信號完整性問(wèn)題不能很好解決，建議不要采用自動(dòng)布線(xiàn)。因為如果不能定義很好的規則，將無(wú)法正確驅動(dòng)自動(dòng)布線(xiàn)?！睙o(wú)論工具如何發(fā)達，計算機都不可能完全取代人的大腦行為，因而也就不可能有100％的自動(dòng)布線(xiàn)。前面我們所說(shuō)的自動(dòng)布線(xiàn)其實(shí)是一種交互式的自動(dòng)布線(xiàn)，需要人的參與：自動(dòng)布線(xiàn)以 前有些規則還需要手工進(jìn)一步確定；自動(dòng)布線(xiàn)完成以后需要工程師驗證和修改。

對于傳統的、較為低速的系統設計，很多工程師可能都有過(guò)這樣的經(jīng)驗，用Cadence的OrCAD畫(huà)原理圖，再用Mentor的PowerPCB做布局布線(xiàn)。但陳蘭兵認為，這種方法在高速設計領(lǐng)域不再適合?！皵祿诓煌瑥S(chǎng)商的工具之間不能實(shí)現完全轉換，例如：傳統的讀網(wǎng)表的方法，不可能把原理圖中的一些電氣屬性和要求帶到PCB設計中，因而不適合高速設計?！?BR>
除自動(dòng)布線(xiàn)，對大型系統，并行設計也是提高設計效率的有效途徑。并行設計即協(xié)同設計，就是將一塊電路板分割成幾部分，由幾個(gè)人同時(shí)進(jìn)行設計。據尤立夫介紹，目前Mentor Graphics的工具在并行設計方面已經(jīng)可以做到，如果將一臺機器上的設計存盤(pán)后，另一臺機器立刻可以看見(jiàn)，并且兩邊的連線(xiàn)可以自動(dòng)連到一起，這樣可以減輕不同設計之間整合的任務(wù)。尤立夫說(shuō)：“到今年晚些時(shí)候，Mentor Graphics公司完全動(dòng)態(tài)的并行設計工具extremePCB就可以推向市場(chǎng)，到時(shí)候，工程師就可以像聯(lián)網(wǎng)打CS一樣進(jìn)行完全實(shí)時(shí)的并行設計，即彼此的設計可以實(shí)時(shí)被對方看見(jiàn)，這樣可以方便異地工程師之間的合作 ?！睂τ诓⑿性O計，陳蘭兵認為，它不但需要好的設計工具，更需要好的設計方法。他建議，并行設計不要分得太細、太廣，2~3人比較合理，否則思路太分散，反而不利于設計。據悉，Cadence的并行設計工具也將在下一版本中推出。

超越PCB：高速問(wèn)題的系統級考慮

當系統從幾百兆發(fā)展到數十吉時(shí)，芯片設計、封裝設計、系統設計已經(jīng)不可能再分開(kāi)考慮。對于高端產(chǎn)品，在設計芯片時(shí)，就應該考慮封裝設計和系統設計。

在去除軟件本身的問(wèn)題之后，如何精簡(jiǎn)流程，從流程上減少工程師的失誤，使工程師把更多的精力投入到設計之中，使產(chǎn)品盡快進(jìn)入市場(chǎng)，也已經(jīng)成為EDA廠(chǎng)商正在考慮的內容。

通常，一個(gè)系統上的連接線(xiàn)，始于芯片（Silicon）的I/O，經(jīng)過(guò)封裝（Package）的bump和substrate，到達封裝的pin，然后經(jīng)過(guò)PCB，到另一封裝的pin、substrate、bump和芯片的I/O。芯片、封裝、電路板，這是三個(gè)不同的領(lǐng)域，以前的工程師在設計的時(shí)候不會(huì )去綜合考慮，也無(wú)從知道其他工程師的想法。但是隨著(zhù)設計頻率的提高、芯片面積的減小、設計周期的縮短，廠(chǎng)商在做芯片設計時(shí)就應該考慮到封裝設計和PCB設計，使三者有效地結合起來(lái)。陳蘭兵認為，“這時(shí)無(wú)論從信號完整性上來(lái)說(shuō)，還是從設計周期上來(lái)說(shuō)，我們都應該同時(shí)考慮Silicon-Package-Board的設計，并協(xié)調它們之間的互相聯(lián)系。比如說(shuō)，有時(shí)在PCB中會(huì )有很難解決的時(shí)序問(wèn)題，在Package中卻可以很容易地解決?！?BR>
Cadence作為系統級流程設計的積極倡導者，其Allegro平臺即涵蓋了板級設計和封裝級設計，并可以和Cadence的其它幾個(gè)芯片設計平臺串接起來(lái)，形成完整的設計鏈，實(shí)現數據的有效交換和溝通。此外，Cadence的VSIC（Virtual System InterConnect）設計方法是一種新的Silicon-Package-Board 協(xié)同設計方法，它使得工程師在設計早期就可以考慮整個(gè)系統引起的時(shí)序或是信號完整性的問(wèn)題，解決了千兆赫信號設計的一大瓶頸。

Allegro DesignWorkbench 則是和MatrixOne聯(lián)合推出的電子設計領(lǐng)域第一個(gè)PLM（Product Lifecycle Management）產(chǎn)品，保證了工程師在合適的時(shí)間、合適的地點(diǎn)，選取最合適的器件?！八隙〞?huì )對現有的設計流程帶來(lái)深遠的影響，可能會(huì )縮短工程師50%的設計周期”， 陳蘭兵介紹說(shuō)。