CADENCE數字IC設計平臺助創(chuàng )意電子完成臺灣首個(gè)65納米芯片設計

　　Cadenc宣布創(chuàng )意電子Global Unichip Corporation完成了臺灣第一個(gè)65納米器件的成功出帶。此次65納米出帶的成功進(jìn)一步加強了GUC服務(wù)于全球頂級客戶(hù)的先進(jìn)技術(shù)能力。GUC使用了CADENCE Low-Power Solution和SoC Encounter GXL RTL-to-GDSII系統來(lái)完成此次出帶。

　　“以65納米工藝技術(shù)為目標是當前半導體設計的潮流，”GUC公司總裁兼首席運行官（COO）Jim Lai表示，“成功達到目標需要緊密集成的設計環(huán)境和自動(dòng)化的低功耗設計方法學(xué)。GUC具有先進(jìn)工藝設計的全面專(zhuān)門(mén)技巧，采用了Cadence Low-Power Solution和Encounter 平臺來(lái)進(jìn)行該超過(guò)1千萬(wàn)門(mén)的低功耗設計，7周內就完成了實(shí)現，從而幫助GUC的客戶(hù)獲得了明顯的上市時(shí)間優(yōu)勢?！?

　　本次GUC出帶涉及預定面向生產(chǎn)的一項定制設計。GUC采用了Cadence的SoC Encounter系統、Encounter Conformal技術(shù)和具有SI意識的CeltIC納米延遲計算器來(lái)設計該芯片。利用SoC Encounter GXL面向  
成品率的設計特性和可制造性能力，加上虛擬CMP和關(guān)鍵區域分析工具，GUC獲得了品質(zhì)更佳的結果。

　　GUC在該項設計中使用的許多工具也是Cadence Logic Design Team Solution的一部分，它使用包涵設計和驗證的集成和整體方法，通過(guò)從計劃到閉合的管理和邏輯簽收，幫助邏輯設計團隊提高了進(jìn)度可預測性。這代表了Cadence整體策略的另一項可交付部分，為特定的工程師團隊提供量身定制的解決方案。