Synopsys公司Design Compiler拓樸繪圖技術(shù)助ST加速ASIC設計

　　Synopsys宣布意法半導體在其90nm和65nm 的ASIC設計流程中，應用Design Compiler拓樸繪圖技術(shù)，縮短了整個(gè)設計時(shí)間。意法半導體在其ASIC方法集中應用Design Compiler拓樸繪圖技術(shù)，從而消除了設計的反復(Iteration)，實(shí)現了內部設計團隊和外部客戶(hù)整個(gè)設計環(huán)節工作的順暢。

　　在A(yíng)SIC模式下，設計能否按計劃完成，在很多程度上取決于設計收斂完成前，網(wǎng)表在客戶(hù)與ASIC供應商間反復時(shí)間的縮短。Design Compiler中的拓樸繪圖技術(shù)可在真實(shí)物理實(shí)施之前，準確預測最終的設計時(shí)序、功耗、可測性及分區，從而幫助前端設計人員完成布局的前期可視性。這樣，客戶(hù)和ASIC供應商均可通過(guò)確認綜合后所實(shí)現的網(wǎng)表，實(shí)現預期性能。

　　意法半導體前端技術(shù)制造部中心CAD和設計解決方案集團副總裁Philippe Magarshack 表示：“拓樸繪圖技術(shù)幫助實(shí)現了RTL 到GDSII 路徑所急需的可預測性。前端設計師可以更早地識別并修復重要的設計問(wèn)題，而無(wú)須象以前那樣等到完成布局后才發(fā)現問(wèn)題。同樣，后端團隊也可以得到更為完善的物理實(shí)施網(wǎng)單，從而更有效  
地實(shí)現預期性能。我們對拓樸繪圖技術(shù)在高級ASIC設計方面的成效非常滿(mǎn)意，已將其融合到90nm和65nm的ASIC設計流程中。由于內部和外部的ASIC客戶(hù)在綜合過(guò)程中都要求加速設計流程，因此我們鼓勵他們都應用這一技術(shù)?！?

　　Design Compiler拓樸繪圖技術(shù)是一項創(chuàng )新的、經(jīng)過(guò)tapeout考驗的綜合技術(shù)，可有效縮短設計時(shí)間。其利用Galaxy™設計平臺的物理實(shí)施技術(shù)，實(shí)現了綜合過(guò)程中對布局后時(shí)序、可測性、分區等設計成效的預測。此外，拓樸繪圖技術(shù)還利用時(shí)鐘樹(shù)綜合技術(shù)，完成設計分區后功耗結果的估算，從而實(shí)現對RTL到GDSII路徑的高度可預測性。

　　Synopsys部署部總經(jīng)理兼高級副總裁Antun Domic認為，“目前，越來(lái)越多像意法半導體這樣的市場(chǎng)領(lǐng)先廠(chǎng)商已經(jīng)開(kāi)始意識到，Synopsys公司提供的拓樸繪圖技術(shù)在幫助他們進(jìn)一步順暢設計流程，降低設計周期方面的價(jià)值。我們希望能拓展與意法半導體的合作，通過(guò)廣泛部署拓樸繪圖技術(shù)為其ASIC客戶(hù)提供更大的支持?！?