精確綜合：下一代FPGA綜合平臺

概述
 電子系統設計正在發(fā)生著(zhù)重要的轉變?？删幊踢壿嬈骷乖O計者可以開(kāi)發(fā)具有千萬(wàn)門(mén)以上、頻率超過(guò)300MHz以及嵌入式處理器的電路，能夠集成完整的系統。這一技術(shù)進(jìn)步通過(guò)提供ASIC領(lǐng)域之外的全面的方法，正在引起設計過(guò)程的轉變。
在迅速變化的可編程邏輯領(lǐng)域，EDA提供商面臨的挑戰是，如何提供與硅容量和復雜性同步的設計工具和方法。例如，ASIC領(lǐng)域用了15年來(lái)合并硅處理和基于可靠的功能性EDA軟件的設計方法。這種ASIC技術(shù)曾經(jīng)是工業(yè)領(lǐng)域的驅動(dòng)力和發(fā)展方向?？梢哉f(shuō)ASIC處理造就了電子工業(yè)廉價(jià)的方案，導致了電子工業(yè)的進(jìn)步和創(chuàng )新。但目前這個(gè)過(guò)程已經(jīng)趨于成熟，它更適合于極高端的設計，慢慢地脫離了大眾化的市場(chǎng)。
過(guò)去的實(shí)踐已經(jīng)表明，當電子設計方法不能充分利用硅技術(shù)發(fā)展的優(yōu)勢時(shí)，就會(huì )產(chǎn)生新的方法來(lái)解決這個(gè)問(wèn)題。正像上世紀九十年代ASIC市場(chǎng)有邏輯綜合一樣，FPGA將在下一個(gè)十年起著(zhù)相似的作用。成本低、技術(shù)含量高的FPGA方案將變成開(kāi)發(fā)者的主要設計方法。
FPGA技術(shù)與ASIC技術(shù)相比有很多優(yōu)點(diǎn)，用戶(hù)控制整個(gè)設計和布局過(guò)程，設計周期更快，掩模的成本將不復存在。而且沒(méi)有最小訂貨量的限制。然而，以前由于性能低、門(mén)密度小，以及單元成本較高，使FPGA只能用于小規模的設計。
現在FPGA供應商通過(guò)開(kāi)發(fā)包含嵌入式微處理器和存儲器，以及硬或軟宏單元的可重新配置的、系統級的FPGA，將這一技術(shù)發(fā)展到更高的水平。這些功能對設計者有很大的好處，比如減少系統開(kāi)發(fā)時(shí)間，改進(jìn)功耗，增加容量，擴大電路板的空間，以及可隨時(shí)改變設計，增加了靈活性。這些重大技術(shù)突破確實(shí)增加了對自身設計和驗證的挑戰，需要新的方法解決這些問(wèn)題。
要充分利用任何新的硅技術(shù)和功能，必須具備必要的軟件工具來(lái)處理設計者可能面臨的任何新問(wèn)題。Mentor Graphics公司提出了精確綜合來(lái)解決這一類(lèi)新的問(wèn)題，精確綜合是支持所有FPGA綜合任務(wù)的先進(jìn)軟件平臺。

圖1 高級時(shí)序關(guān)系

精確綜合概念
精確綜合的結構在發(fā)展過(guò)程中有三個(gè)主要的特點(diǎn)：直觀(guān)的用戶(hù)交互，杰出的結果質(zhì)量和無(wú)與倫比的精度。

直觀(guān)的用戶(hù)交互
當用戶(hù)與EDA產(chǎn)品交互的時(shí)候，軟件應該是輔助開(kāi)發(fā)、分析和設計調試的工具。這種工具必須駕馭設計過(guò)程，但也必須適應每個(gè)用戶(hù)的設計風(fēng)格。精確綜合軟件做到了這一點(diǎn)。其概念是設計者應該僅僅看到任務(wù)和設計過(guò)程中與設計任務(wù)相關(guān)的數據，其它數據可隱藏，這可以使設計者集中精力在設計任務(wù)以及提供直觀(guān)的綜合方法方面。
要做到對用戶(hù)直觀(guān)，必須檢查設計者交互的所有方面，精確綜合包含新的圖形用戶(hù)界面、命令語(yǔ)言、約束語(yǔ)言、修正控制、說(shuō)明文件、幫助系統、軟件安裝過(guò)程和使用許可。目標是使設計者從軟件安裝到綜合只需15分鐘。精確綜合經(jīng)歷了廣泛的黑箱測試來(lái)實(shí)現這一點(diǎn)。在軟件和設計以及對軟件的綜合方面，給設計者留有一定的余地。精確綜合軟件開(kāi)發(fā)者知道他們的要求，然后增加修改或取消某些功能，以便達到直觀(guān)的綜合方案的目標。

杰出的結果質(zhì)量
精確綜合的一個(gè)主要特征是“結果就是一切”，設計者不必關(guān)心軟件工具所付出的努力，他們要求的是能夠解決他們目前設計問(wèn)題的方法，精確綜合用獨特的方法解決了RTL的綜合問(wèn)題?，F在的綜合工具以逐行的方式閱讀RTL代碼，用低集成度的門(mén)來(lái)構造設計。精確綜合檢查RTL的意圖，然后用大模塊來(lái)構造設計的結構，這種方法使精確綜合能夠完全利用新FPGA結構。表1用一組電路說(shuō)明了精確綜合算法能夠識別設計的問(wèn)題，并且引導設計者達到較好的結果。
綜合是若干種算法的組合，這些算法消耗內存小、執行快、效果最佳。在設計中精確綜合使用了檢測設計“結構簽名”的技術(shù)，當檢測到某些簽名時(shí)，就用預先定義的啟發(fā)式算法進(jìn)行設計。運用這種方法，每一個(gè)設計用一組獨特的算法來(lái)綜合，然后精確綜合能夠了解哪種算法對特定的設計具有最佳的結果。因此，當用戶(hù)對設計作了較小的改變時(shí)，精確綜合在后續的綜合過(guò)程中只用那些成功的算法。這是一種具有一致性的和可預測的綜合方法學(xué)。

表1  用一組電路說(shuō)明精確綜合算法識別設計

精確的結果
FPGA已經(jīng)進(jìn)入了“精確就是一切”的技術(shù)范疇。時(shí)序及高速設計是新FPGA的目標。這些FPGA正在應用0.13微米及以下的硅技術(shù)。隨著(zhù)這種技術(shù)的進(jìn)一步發(fā)展，連線(xiàn)負載占電路延遲的50%~70%。另一個(gè)問(wèn)題是新的FPGA能夠把龐大的系統集成在一起，這將導致極其復雜和細致的時(shí)序和時(shí)鐘問(wèn)題。
為了解決新的時(shí)序問(wèn)題并保證設計可靠，精確綜合引入了新的時(shí)序引擎和限制進(jìn)入系統。我們研究了現今業(yè)界中最難的ASIC設計，以便開(kāi)發(fā)出時(shí)序引擎來(lái)處理這些設計。為精確綜合所開(kāi)發(fā)的時(shí)序引擎旨在處理這種極其復雜的時(shí)序分析。因為所有ASIC都使用Synopsys Design Constraints (SDC)成功地定義復雜的時(shí)序行為，FPGA自然可以使用這種格式。利用強大的時(shí)序引擎和語(yǔ)言定義復雜的時(shí)序，精確綜合目前可以提供任何其它綜合工具所無(wú)法實(shí)現的精度水平。圖1所示為高級時(shí)序。

精確綜合：綜合平臺
精確綜合旨在解決整個(gè)綜合問(wèn)題。綜合范圍正在從RTL擴展到結構和物理領(lǐng)域。好的綜合工具不僅在每個(gè)級別具有強大的優(yōu)化算法，而且是一種無(wú)縫方法，使設計者在不同的設計階段平滑過(guò)渡。

結語(yǔ)
精確綜合是下一代FPGA最主要的綜合工具，具有直觀(guān)的用戶(hù)界面、杰出的結果質(zhì)量和無(wú)與倫比精度。精確綜合能夠處理最復雜的FPGA。精確綜合是一個(gè)與不斷變化的可編程邏輯領(lǐng)域保持同步的平臺?！?曹譯)