基于A(yíng)DSP-TS101S的多芯片數字信號處理系統的實(shí)現方案

電子設計應用2004年第9期

摘    要：本文是基于ADSP-TS101S的多芯片數字信號處理系統的實(shí)現方案。該系統應用于某雷達的信號處理機。文中首先介紹了多片TigerSHARC DSP芯片構成的信號處理系統組成；其次估計系統的運算量，所需計算時(shí)間；最后具體說(shuō)明了CPLD產(chǎn)生復位信號及并-串轉換功能實(shí)現的方法。
關(guān)鍵詞： ADSP-TS101S；運算量；復位；并-串轉換

引言
隨著(zhù)人們對實(shí)時(shí)信號處理要求的不斷提高和大規模集成電路的迅速發(fā)展，作為數字信號處理的核心和標志的DSP得到了快速的發(fā)展和應用。本文基于A(yíng)DI公司的一款DSP —— TigerSHARC，比較詳細地介紹了在信號處理系統中的一套具體實(shí)現方案。

圖1  信號處理機結構框圖

系統設計及各部分功能簡(jiǎn)介
本系統是某雷達的信號處理機，通過(guò)ADC讀入中頻數據，DSP1、DSP2完成數據的脈沖壓縮和旁瓣抑制，DSP3、DSP4完成數據的積累和求模，DSP5實(shí)現視頻數據的歸一化、通過(guò)DAC輸出視頻數據和發(fā)送并行數據。系統結構如圖1所示。
本系統中，ADC采用具有12位有效數據位、25MSPS轉換速率的AD9225，將I、Q兩路模擬信號以某一采樣率轉換為數字信號，高10位送至DSP。
本系統采用TigerSHARC DSP，該芯片最高運行速度300MHz，內核指令周期3.3ns，每周期能夠執行多達4條指令，24個(gè)16-bit定點(diǎn)運算和6個(gè)浮點(diǎn)運算，并包含6MB的片內SRAM，具有很高的存儲和運算性能，在信號處理領(lǐng)域應用價(jià)值很高。為了簡(jiǎn)化系統硬件，減少DSP片間連線(xiàn)，系統的5個(gè)DSP以松耦合的鏈路方式進(jìn)行連接。DSP1通過(guò)外部DMA方式讀入中頻解調后的I、Q路數據，DSP1對讀入的部分數據進(jìn)行脈沖壓縮(匹配濾波)，并將處理后的數據及未處理數據通過(guò)鏈路口2發(fā)送給DSP2。DSP2對剩余的數據進(jìn)行脈沖壓縮。DSP2將所有處理完的數據送至DSP3。由于要進(jìn)行幾十幀的積累，數據量很大，DSP3和DSP4分別承擔一半數據的積累、求模運算。DSP4把求模結果發(fā)到DSP5。DSP5將數據歸一化生成視頻數據，視頻數據以DMA方式通過(guò)外部口送出。在不同工作模式下還要發(fā)送并行數據到CPLD。
程序加載：本系統采用EPROM程序引導方式。利用TigerSHARC DSP的鏈路口進(jìn)行數據傳送時(shí)，每次發(fā)送字長(cháng)必須設置4字，發(fā)送字數必須為4的倍數，且數據起始地址必須每4字對齊。故發(fā)送方DSP必須每次從EPROM讀入4個(gè)32位字，通過(guò)加載鏈路發(fā)送。
DAC采用具有10位有效數據位、125MSPS轉換速率的高速器件AD9750，將視頻數據以某固定速率轉換為模擬信號。

圖2脈沖壓縮濾波器算法框圖

圖3  TigerSHARC DSP的上電復位波形

CPLD完成數據鎖存、DSP的復位信號產(chǎn)生和將并行數據轉換為某波特率的串行數據輸出(串行輸出滿(mǎn)足RS-232標準)等功能。
時(shí)鐘：DSP內部均采用板內40MHz晶振產(chǎn)生的時(shí)鐘。A/D取樣時(shí)鐘應與系統時(shí)鐘鎖相，故將10MHz系統時(shí)鐘經(jīng)ICS 601M鎖相為40MHz，經(jīng)40ME腳輸入CPLD，分頻后產(chǎn)生A/D采樣時(shí)鐘信號，D/A采樣的工作時(shí)鐘也由它產(chǎn)生。單板調試時(shí)只能全部利用板內時(shí)鐘工作，故40ME要用跳線(xiàn)器選擇。
電源：TigerSHARC DSP有三個(gè)電源，數字3.3V，用于I/O供電；數字1.2V，用于DSP內核供電；模擬1.2V，用于內部鎖相環(huán)和倍頻電路供電。TigerSHARC DSP要求數字3.3V和1.2V應同時(shí)上電。若無(wú)法嚴格同步，應保證內核電源1.2V先上電，I/O電源3.3V后上電。本系統在數字3.3V輸入端并上大電容，數字1.2V輸入端并上小電容，使得3.3V充電時(shí)間大于1.2V充電時(shí)間，很好地解決了電源的供電先后問(wèn)題。各片DSP的數字1.2 V電源各由一片MAX1951將+5V轉換成1.2V供給。所有DSP的模擬1.2V電源統一由一片REG1117A將模擬+5V轉換成1.2V供給。5片DSP的I/O 3.3V電源由一片REG1117將數字+5V轉換成3.3V統一供給。

系統運算量分析及
計算時(shí)間估計
根據信號雷達處理的任務(wù)，下面具體分析系統各組成部分運算量，估計所需計算時(shí)間。(信號處理每幀應小于1ms)
脈沖壓縮
采用FFT技術(shù)實(shí)現脈沖壓縮濾波，算法如圖2所示。根據運算需要，要做512、1024和4096點(diǎn)復數FFT。復數FFT完成后，它必須和預先存儲好的匹配濾波器系數H(k)相乘，需要做512、1024和4096個(gè)復數乘法，相乘結果還需做512、1024和4096點(diǎn)復數IFFT以獲得脈壓結果。TS101做1024點(diǎn)復數FFT(IFFT)在本系統的實(shí)際應用中大約需要50ms(工作在200MHz)?？梢猿浞掷肨S101雙運算塊，單指令多數據(SIMD)的特點(diǎn)，同時(shí)進(jìn)行兩個(gè)距離單元的復數乘法，完成1024個(gè)復數乘法僅需15ms。這樣完成512、1024和4096點(diǎn)的脈沖壓縮，分別需要60ms、120ms和460ms。由于DSP1要采用DMA方式對每幀數據分段讀數，沒(méi)有充足時(shí)間進(jìn)行4096點(diǎn)脈沖壓縮，因此將其放在DSP2中完成。
旁瓣抑制
采用時(shí)域綜合法對二相碼進(jìn)行旁瓣抑制，在脈沖壓縮的匹配濾波系數中綜合旁瓣抑制系數，從而達到抑制旁瓣的效果。該算法是在脈沖壓縮的基礎上實(shí)現的，對DSP的運算量和時(shí)間不產(chǎn)生附加影響。
積累
積累采用滑窗積累法，計算量較少，TS101實(shí)現有較大時(shí)間富余。實(shí)際要求至少35幀積累，每個(gè)周期I、Q兩路共2