高速ADC的電路結構及其速度-精度-功耗之間的權衡

計算機和通信產(chǎn)業(yè)的迅猛發(fā)展，推動(dòng)著(zhù)模數轉換器（ADC）在便攜式設備方面的應用有了長(cháng)足進(jìn)步，ADC的發(fā)展趨勢像普通模擬集成電路(IC)的發(fā)展趨勢一樣走向高速、高精度和低功耗。對ADC的電路結構設計來(lái)說(shuō)，提高速度，自然要犧牲分辨率和功耗；提高精度或分辨率，要犧牲轉換速度和功耗；降低功耗，則要相應降低速度和分辨率。因此ADC的速度-精度-功耗（以下稱(chēng)SAP）三者之間是相互矛盾、相互制約的。在系統應用中，如何選擇適當類(lèi)型和技術(shù)指標的ADC，即如何對其SAP之間進(jìn)行權衡，必須從ADC的電路結構入手。另一方面在對高速ADC的電路進(jìn)行微電子設計時(shí)，如何對其SAP進(jìn)行權衡又依賴(lài)于制造工藝的參數匹配。

本文試圖從兩條不同的技術(shù)路線(xiàn)介紹對SAP進(jìn)行權衡的主要思路，以便對高速ADC的設計與應用有進(jìn)一步的認識和了解。

如果說(shuō)ADC的算法是對ADC工作原理的描述，那么ADC的電路結構則是這種算法在硬件上的體現。結構的選擇與系統設計密切相關(guān)。系統設計的原則是在電路的性能和硬件成本之間進(jìn)行權衡。

高速ADC(吞吐率大于1MSPS)最典型的結構是閃速型（flash），又稱(chēng)全并行ADC。圖1示出了一種N位閃速型ADC的電路結構。

這種結構的主要優(yōu)點(diǎn)是直接全并行轉換，速度最快，因為在一個(gè)周期內完成A/D轉換。這種結構的缺點(diǎn)是需要2N－1個(gè)比較器，導致管芯面積增大和功耗增高，限制集成度的提高。因此僅當分辨率N≤8位，才采用閃速型ADC。

對于N＞8位的較高分辨率的高速ADC，對模擬信號采用分步處理的方法，例如折疊或內插型ADC和流水線(xiàn)型ADC，以便克服比較器數目隨分辨率呈指數增加的問(wèn)題。流水線(xiàn)型結構有效地克服了閃速型結構的局限性。它將A/D轉換過(guò)程分成幾級（或幾個(gè)相繼的步驟)來(lái)完成。每一級的電路結構如圖2所示，它由一個(gè)采樣保持電路、一個(gè)m位ADC(例如一個(gè)閃速型ADC)和一個(gè)m位數模轉換器(DAC)組成。首先，第一級的采樣保持電路采集輸入的模擬信號。接著(zhù)m位ADC將采樣信號轉換成數字量，將此轉換結果構成數字輸出的最高有效位。再將同一數字輸出送給m位DAC，然后從原來(lái)的采樣信號中減去此DAC輸出的模擬量。將這個(gè)剩余的模擬量再進(jìn)行放大送到流水線(xiàn)型ADC的下一級，象第一級一樣進(jìn)行采樣和轉換。重復這個(gè)過(guò)程，一直達到分辨率要求的轉換級數。從原理上來(lái)講，一個(gè)p級流水線(xiàn)型ADC，其中每一級都帶有一個(gè)m位的閃速型ADC。那么要構成一個(gè)N位分辨率的高速ADC（這里N=p×m），則需要使用p×(2m－1)個(gè)比較器。例如一個(gè)具有8位分辨率的2級流水型ADC，需要30個(gè)比較器。對于4級16位ADC僅需要60個(gè)比較器。當然，在實(shí)際電路設計中還留出幾個(gè)附加位以便進(jìn)行誤差修正。

在含有相同的比較器數目的情況下，流水線(xiàn)型ADC能達則的分辨率要比閃速型ADC高。這是從1個(gè)轉換周期增加到p個(gè)周期，即以增加總的轉換時(shí)間為代價(jià)換來(lái)的。但是由于每一級采樣保持器都能保持其輸入信號，這樣p級轉換過(guò)程可以同時(shí)進(jìn)行，因此流水線(xiàn)型ADC總的吞吐率應等于一級閃速ADC的吞吐率，即每周期轉換一次。但這兩種結構ADC的不同之處在于，對流水線(xiàn)型ADC來(lái)說(shuō)，有一個(gè)等于p周期的等待時(shí)間（latency）問(wèn)題。流水線(xiàn)型ADC的另一個(gè)缺點(diǎn)是，轉換過(guò)程通常要求一個(gè)具有固定周期的時(shí)鐘。用普通的流水線(xiàn)型ADC對一個(gè)變化非?？斓姆侵芷谀M信號進(jìn)行A/D轉換會(huì )非常困難，因為流水線(xiàn)型ADC通常都按一種周期的速率進(jìn)行工作。

雖然流水線(xiàn)ADC可以解決較高速度和較高分辨率的應用問(wèn)題，但功耗問(wèn)題仍然沒(méi)有解決。逐次逼近型（SAR）與閃速型可以看作是ADC結構中的兩個(gè)極端。閃速型ADC使用多個(gè)比較器，用一個(gè)周期完成A/D轉換。而SAR型ADC大家都比較熟悉（在許多電子技術(shù)教科書(shū)中都有詳細的介紹），是用一個(gè)比較器在多個(gè)周期內完成A/D轉換。SAR型ADC能使用一個(gè)比較器實(shí)現高分辨ADC。但它要達到N位分辨率需要N個(gè)比較周期，而流水線(xiàn)型ADC需要p個(gè)周期，閃速型ADC需要1個(gè)周期，因為逐次逼近型ADC采用了相當簡(jiǎn)單的電路結構（使用一個(gè)SAR，比較器和DAC），所以一直到所有權重都比較完，才能完成一次轉換，在N個(gè)比較周期內，只能處理一個(gè)A/D轉換過(guò)程。因此，SAR型ADC通常用在高分辨率低速采樣場(chǎng)合。SAR型ADC還適合用于非周期模擬信號輸入場(chǎng)合，因為轉換過(guò)程可以隨時(shí)開(kāi)始，這個(gè)特點(diǎn)使SAR結構非常適合對多個(gè)與時(shí)間無(wú)關(guān)的信號進(jìn)行A/D轉換。因為一片SAR型ADC和一片輸入多路轉換器通常要比N個(gè)Σ-ΔADC便宜。當抖動(dòng)噪聲出現時(shí)，SAR和流水線(xiàn)型ADC可以采用平均方法提高ADC的有效分辨率。采樣速率每提高一倍，有效分辨率改善3dB，或1/2位。

當使用SAR或流水線(xiàn)ADC時(shí)應該考慮的一個(gè)問(wèn)題是混疊。對一個(gè)信號進(jìn)行采樣的過(guò)程會(huì )引起混疊——頻域內采樣信號關(guān)于采樣頻率的鏡象。在大多數應用中，混疊效應是不希望出現的，因為這會(huì )要求在A(yíng)DC的前端有一個(gè)低通濾波器，以便濾掉高頻噪聲分量，而使被混疊的信號通過(guò)。但是在欠采樣中卻把混疊效應當作優(yōu)點(diǎn)來(lái)使用，在通信應用場(chǎng)合最常用將一個(gè)高頻信號轉換成一個(gè)低頻信號。只要信號的總帶寬滿(mǎn)足奈奎斯特準則（小于采樣速率的一半），欠采樣是總有效的，而且這種欠采樣轉換在信號邊帶中的高頻帶具有充足的采集量和信號采樣性能?？焖賁AR型ADC具有這種欠采樣能力，而速度更快的流水線(xiàn)型ADC在欠采樣方面的能力更強。

系統設計中選擇ADC時(shí)，雖然常?？紤]到電源要求、接口、封裝、工作溫度范圍等因素，實(shí)質(zhì)上也要對SAP權衡。如果僅從速度和分辨率之間進(jìn)行權衡（見(jiàn)圖3），那么閃速型ADC和Σ-Δ型ADC是兩個(gè)極端。閃速型對應速度最快、分辨率最低的ADC，而Σ-Δ型對應分辨率最高、速度最低的ADC。關(guān)于這幾種典型ADC的特性比較見(jiàn)表1和表2。

其中性能等級為“1”表示此結構ADC的該項性能比其它結構ADC好，“2”則次之，以此類(lèi)推?！?”表示具有表中列出的功能。

其中N為分辨率，p為分級數，比如，半閃速型ADC，p=2。

高速ADC的電路設計對SAP權衡依賴(lài)于使用制造工藝的參數匹配。在一塊IC上，兩個(gè)在設計上完全相同的器件，在性能上的差異具有隨機性，所以在對其性能仿真的物理參數表現出某種程度的隨機性失配，這種失配是由制造工藝的隨機性引起的。兩個(gè)完全相同的CMOS晶體管的失配，用兩者之間的閾值電壓VT、體因子γ、電流因子β和相互距離之差D的隨機變量來(lái)表征，對于最小器件尺寸通常大于2mm的制造工藝廣泛采用實(shí)驗方法對這些隨機變量做仿真。其參數的標準偏差用下式表示：

其中W為柵極寬度，L為柵極長(cháng)度，D為相互距離，AVT，SVT為工藝參數。

例如，閃速型ADC正常工作取決于每個(gè)比較器檢測到的基準電壓的精確程度，每個(gè)比較器的失調電壓是一種獨立的隨機變量，它取決于所采用的制造工藝的匹配特性，直接影響ADC的微分線(xiàn)性誤差（DNL）和積分線(xiàn)性誤差（INL）。設計ADC的第一步就是計算失調電壓的標準偏差。確保根據某種技術(shù)指標（成品率）在很高的概率下進(jìn)行設計?？紤]所有比較器的失調電壓都是獨立的隨機變量，可采用Monte Carlo仿真來(lái)計算設計成品率作為失調電壓的函數。SAP的基本關(guān)系式為：

可從3個(gè)方面進(jìn)行權衡。

·工藝尺度成比例變化對SAP的影響；

·電壓尺度對SAP的影響；

·工藝參數對SAP的影響?！?/font>