理想的系統級設計解決方案

電子工程中的一個(gè)明顯的趨勢是系統級的集成，將存儲、處理和邏輯等元器件功能集成在一起能大幅度減少功耗，節約空間和成本。Atmel公司推出的現場(chǎng)可編程系統級集成電路(Field Programmable System Level IC, FPSLIC)包括了上述三種類(lèi)型功能，即：存儲器、處理器和邏輯電路。具備系統開(kāi)發(fā)軟件的FPSLIC可同時(shí)縮短產(chǎn)品的上市時(shí)間。但是人們自然會(huì )想到其它多種選擇，如專(zhuān)用集成電路(ASIC)、高密度現場(chǎng)可編程門(mén)陣列(FPGA)以及ASIC/FPGA的混合體等，它們彼此之間有何不同，本文做一初步分析。

直到最近，系統級集成一直是通過(guò)基于單元(cell-based)或掩膜（masked)ASIC實(shí)現，它們曾是唯一的具備足夠密度來(lái)進(jìn)行系統級設計的解決方案。但是ASIC高的不可重復使用工程(non-recurring engineering, NRE）成本、長(cháng)的設計研發(fā)時(shí)間(long-lead time）和大的最低定貨數量使之僅僅局限于那些壽命周期較長(cháng)的大批量訂貨產(chǎn)品的設計，而系統級ASIC最低定貨數量要求每年每個(gè)設計要超過(guò)$500，000。壽命周期較短、中低批量訂貨、產(chǎn)品上市時(shí)間的壓力以及快速發(fā)展的設計標準是ASIC技術(shù)所不適應的，市場(chǎng)不能承受其較長(cháng)產(chǎn)品開(kāi)發(fā)周期和高NRE。即使ASIC方案滿(mǎn)足了批量標準，在糾正一個(gè)設計錯誤或對產(chǎn)品做適當改進(jìn)時(shí)，任何設計改變都會(huì )導致大量報廢元器件和另一個(gè)長(cháng)產(chǎn)品開(kāi)發(fā)周期。對于快速發(fā)展的通信、網(wǎng)絡(luò )和多媒體等方面的設計應用，這種問(wèn)題尤為突出。因此特別需要一種可編程解決方案，可在開(kāi)發(fā)甚至在生產(chǎn)階段對產(chǎn)品進(jìn)行任意改進(jìn)。而這些是ASIC所不能做到的。

為適應快速發(fā)展的技術(shù)，許多設計將可編程邏輯電路、分立標準產(chǎn)品（微控制器和存儲器）和專(zhuān)用標準產(chǎn)品（ASSP）(如T1接口、ATM、10/100PHY和音頻/視頻編碼解碼器等) 結合在一起來(lái)達到目的。盡管這種途徑具有改進(jìn)設計的靈活性，但不具備系統級單片集成電路所擁有的性能、功耗、空間和可靠性等優(yōu)勢，因此單一芯片可編程解決方案是一種優(yōu)選。

高密度FPGA在實(shí)現可編程系統級集成(SLI)方面可能是最受推崇的，因為這些器件足夠大，能夠滿(mǎn)足設計中系統級集成要求，否則就只能求助于基于單元或掩膜ASIC。FPGA在密度方面可和掩模ASIC相媲美，而且低密度FPGA ，價(jià)格也具有優(yōu)勢。高密度FPGA被認為是系統級集成可編程單一芯片解決方案，盡管大的FPGA在可編程性方面極具吸引力，但也確有一些明顯的弱點(diǎn)。

雖然技術(shù)進(jìn)步已經(jīng)降低了中、低密度FPGA的成本，使其價(jià)格與ASIC旗鼓相當，但是高密度FPGA還是極其昂貴，使它們的應用只局限于少數貴重產(chǎn)品。雖然FPGA能將ASIC的設計周期減半，無(wú)論在設計還是在開(kāi)發(fā)方面，復雜的高密度FPGA仍是系統級設計者所要面對的挑戰。設計一個(gè)百萬(wàn)門(mén)的FPGA邏輯電路需要大量時(shí)間。有時(shí)會(huì )用知識產(chǎn)權(IP)芯核來(lái)縮短設計周期，但將廠(chǎng)商提供的IP芯核應用于設計本身就是一個(gè)非常繁瑣、耗時(shí)的過(guò)程，而決定一個(gè)產(chǎn)品成敗的關(guān)鍵因素是上市時(shí)間。盡管FPGA是完成數據通路功能的有效手段，控制邏輯電路最好采用CPLD或微控制器(mc)架構，用FPGA實(shí)現控制邏輯電路面積利用率較低。

在FPGA方案中，由于存在系統功耗和動(dòng)態(tài)功耗兩個(gè)主要部分，因此功耗是另一重要問(wèn)題。前一種功耗來(lái)源于I/O結構，在輸出從一個(gè)邏輯狀態(tài)變到另一個(gè)狀態(tài)時(shí)，有相當多的功率被耗散掉。PCB上的電容性負載是這種功耗的根源，通過(guò)集成減少系統中的元器件的數量可大大減少系統功耗。由于多數較大的FPGA仍必須要連接到一高帶寬mc總線(xiàn)，在此接口也存在相當大功耗。完成設計的大量單元核和內置時(shí)鐘分布是動(dòng)態(tài)功耗的主要來(lái)源。因此，用于系統級集成設計的高密度FPGA相應地耗散較多的功率。

最近開(kāi)發(fā)的ASIC/FPGA混合體將可編程邏輯時(shí)鐘和硬連線(xiàn)（hard-wired)mp核集成在一起，但是還沒(méi)有一種方案能提供設計工具，并實(shí)現真正系統級的集成----即：將可編程邏輯、mc、存儲器集成在一起。

面對將可編程性和系統級集成結合在一起的挑戰，Atmel公司一直致力于開(kāi)發(fā)系統級集成電路系列。FPSLIC通過(guò)提高硅片面積利用率來(lái)實(shí)現系統芯片（SoC），其中包括用于數據通路邏輯的AT40K FPGA、基于RISC用于邏輯的AVR mc、一個(gè)硬件乘法器、MCU外圍和36kb的SRAM。此架構適合于網(wǎng)絡(luò )、通信、多媒體、音頻、手持便攜機和工業(yè)控制等應用場(chǎng)合。

AT40K FPGA核基于SRAM，完全和PCI兼容。每一邏輯單元的八角形架構使它能夠完成復雜的DSP功能而沒(méi)有對總線(xiàn)資源有任何影響。這些單元被設置成4×4形狀，位于每一角的是一個(gè)10ns單/雙端口SRAM模塊。讓SRAM遍及FPGA可使無(wú)論何處都得到所需的存儲器，并可支持高性能FIFO設計。FPGA已經(jīng)具備10到40K邏輯門(mén)和8個(gè)全局時(shí)鐘。嵌入式的AVR mc執行一個(gè)時(shí)鐘周期內的指令，達到約1MIPS/MHz的吞吐量。這樣大的吞吐量使得系統能夠優(yōu)化功耗和處理速度之間的關(guān)系。其30 MIPS內核是基于一改進(jìn)的RISC架構，該架構將一套rich指令和32個(gè)通用寄存器結合在一起。所有這32個(gè)寄存器都直接連接于算術(shù)邏輯單元（ALU），在一個(gè)時(shí)鐘周期內的一個(gè)指令內，兩個(gè)獨立的寄存器都可被存取。這種架構編碼更為有效，可比常用的CISC mc快十倍。

AVR執行來(lái)自片上SRAM的指令，應用AT17系列存儲器和可編程EEPROM，FPGA構形存儲器和AVR指令碼SRAM可在系統加電時(shí)載入。通過(guò)在單一可編程器件上集成三種主要系統級模塊，Atmel公司已經(jīng)生產(chǎn)出一種高性能的系統級集成產(chǎn)品，具有高靈活性、高性?xún)r(jià)比，完全滿(mǎn)足通用SLI器件的應用要求。

FPSLIC具備一套完全集成的EDA設計工具---SystemDesigner。協(xié)同認證的工具作為標準有助于設計虛擬樣機，使系統集成中所遇到的問(wèn)題能夠盡早解決，從而縮短設計周期。協(xié)同認證也能很快權衡利弊，以得到更高的系統效能。FPSLIC和SystemDesigner軟件作為一完整的系統集成解決方案，已經(jīng)工程化以加速新產(chǎn)品上市。為了制造可編程系統級產(chǎn)品，Atmel公司集成了所有需要的功能，FPSLIC提供給用戶(hù)的是系統設計綜合解決方案。它能逼真地模擬一個(gè)典型系統級架構，在微控制器(mc)、存儲器和邏輯電路之間有通用接口，使設計者能夠集中考慮系統設計增加的價(jià)值而不損害靈活性和其它性能。

硅片面積利用率高導致更小的芯片尺寸、更快的開(kāi)發(fā)速度、更高性能的設計和更低的功耗。通常情況下，提高硅片面積利用率折衷方案缺乏靈活性。但將高性能的RISC mc和FPGA結合起來(lái)應用，配合一動(dòng)態(tài)尋址的SRAM存儲器，既能夠保證靈活性，也能提高性能。通過(guò)更為有效地利用邏輯資源、集成和避免使用電容性負載、時(shí)鐘分區和AVR核的成組方式(burst-mode)處理，FPSLIC器件可最大限度地減少功耗。

體積小、功耗低和開(kāi)發(fā)周期短，使FPSLIC非常適合于快速發(fā)展的移動(dòng)電子設備。不久的將來(lái)，PDA、移動(dòng)電話(huà)、尋呼機和全球衛星定位(GPS)等功能將可由一PDA大小的手持設備所包容，FPSLIC是這種應用的理想解決方案?！觯ü猓?/font>