直接數字合成技術(shù)實(shí)現函數信號發(fā)生器

摘要：本文利用直接數字合成技術(shù)通過(guò)一款FPGA可編程邏輯芯片實(shí)現函數信號發(fā)生器的研制，該信號發(fā)生器是以Altera公司生產(chǎn)的EP4CE6F17C8芯片為設計載體，通過(guò)DDS技術(shù)實(shí)現兩路同步信號輸出。通過(guò)軟件Quartus-II12.0和Nios-II 12.0開(kāi)發(fā)環(huán)境編程，實(shí)現多種波形信號輸出，信號具有高精度的頻率分辨率能力，最高可達36位。最后通過(guò)實(shí)驗輸出的波形信號符合標準。

引言

　　隨著(zhù)電子技術(shù)的發(fā)展，微處理器時(shí)代的到來(lái)，數字處理技術(shù)逐步替代了模擬信號處理技術(shù)，加快了數字信號處理技術(shù)的發(fā)展。信號發(fā)生器是測試計量、儀器儀表系統中不可或缺的測試設備，信號處理技術(shù)的快速發(fā)展和計算機技術(shù)的不斷進(jìn)步，使得信號發(fā)生器的性能指標不斷提高，功能也不斷豐富，信號源在工業(yè)生產(chǎn)、科研實(shí)驗中獲得了越來(lái)越多的應用范圍，如在電子系統、電路仿真、型號試驗等一系列系統中都要用到信號發(fā)生器。信號發(fā)生器在工業(yè)現場(chǎng)通過(guò)模擬傳感器信號調試設備，例如模擬氧傳感器、壓力傳感器等直流信號。

　　目前，信號源主要由頻率合成、信號調理、調制三大部分構成，頻率合成部分主要產(chǎn)生所需要的頻率和波形信號;信號調理部分實(shí)現信號的幅度參數調節;調制部分負責將低頻調制信號調制到射頻載波的某一參數上。信號源從頻率合成原理上基本分為三類(lèi)：一是直接模擬合成技術(shù);二是間接合成技術(shù);三是直接數字合成技術(shù)。直接模擬合成技術(shù)理論相對成熟，其頻率的切換主要受限于選頻電路電子開(kāi)關(guān)濾波器的響應速度，跳頻速度比較快，這類(lèi)頻率合成器模擬電路比較多、相對復雜。間接合成技術(shù)則是采用鎖相環(huán)(PLL)技術(shù)，其硬件電路的組成相對直接模擬合成方式要簡(jiǎn)單，原理也比較復雜，由于鎖相環(huán)本身的特性，其頻率切換時(shí)間比直接數字合成慢許多。直接數字合成技術(shù)簡(jiǎn)稱(chēng)DDS(Direct Digital Synthesizer)技術(shù)是一種相對較新的頻率合成技術(shù)，直接改變頻率控制字就可以實(shí)現頻率的切換，DDS的頻率變化是瞬時(shí)的目前可以達到納秒。本文研制的基于FPGA技術(shù)的DDS信號源就是采用的直接數字合成技術(shù)。

1 直接數字合成技術(shù)的原理

　　直接數字頻率合成技術(shù)簡(jiǎn)稱(chēng)DDS(Direct Digital Synthesizer)技術(shù)是從相位概念出發(fā)的直接合成所需要波形的一種新的頻率合成技術(shù)。DDS是利用信號相位與幅度的關(guān)系，對需要合成的信號波形進(jìn)行相位分割，對分割后的相位值賦予相應的地址，然后按時(shí)鐘頻率以一定的步長(cháng)抽取這些地址，這樣按照一定的步長(cháng)抽取地址(相位累加器值)的同時(shí)，輸出相應的幅度樣值，這些幅度樣值的包絡(luò )反映了需要合成信號的波形。一個(gè)直接數字頻率合成器由相位累加器、加法器、波形存儲器、D/A轉換器和低通濾波器構成。其中DDS的原理框圖如圖1所示。

　　DDS技術(shù)是數字控制的從一個(gè)標準參考頻率源生成多種頻率技術(shù)，把一系列數字化形成的信號通過(guò)D/A轉換成模擬信號的合成技術(shù)。例如正弦波的生成是通過(guò)高速存儲器查找表，利用高速D/A轉換器產(chǎn)生已經(jīng)用數字形式存入的正弦波。圖1中的頻率控制字和相位控制字分別控制DDS輸出正余弦的頻率和相位。DDS系統的核心是相位累加器，它由一個(gè)累加器和1個(gè)N位的相位寄存器組成。每來(lái)一個(gè)時(shí)鐘脈沖，相位寄存器以步長(cháng)M增加。相位寄存器的輸出與相位控制字相加，其結果作為正弦的查找表的地址，正弦查找表由ROM構成，內部存有完整的周期正弦波數字信息，每個(gè)查找表的地址對應的正弦波0-2π范圍內的一個(gè)相位點(diǎn)。查找表把輸入的地址信息映射成正弦的數字幅度信號，同時(shí)輸出給模數轉換器D/A，模數轉換器D/A輸出的模擬信號經(jīng)過(guò)低通濾波器，可以得到一個(gè)頻譜純凈的正弦波。

　　對這個(gè)頻譜純凈的正弦信號可以用如下公式來(lái)描述：

(1)

　　其相位為：

(2)

　　顯然，該正弦信號相位和幅值均為連續，為了便于采用數字技術(shù)，應對連續的正弦信號進(jìn)行離散化處理，即把相位和幅值均轉換為數字量。

　　用頻率為f_clk的基準時(shí)鐘對正弦信號進(jìn)行抽樣，這樣，在一個(gè)基準時(shí)鐘周期T_clk內，相位的變化量為：

　(3)

　　由式(3)得到的Δθ為模擬量，為了把Δθ轉換為數字量，將2π切割成2^N 等份作為最小量化單位，從而得到Δθ數字量M為：

　(4)

　　將式(3)代入式(4)得：

　(5)

　　經(jīng)變化后得：

(6)

　　目前，DDS技術(shù)具有超寬的相對寬帶，超高的切換速率，超細的分辨率以及相位的連續性，可編程、全數字化以及可方便實(shí)現各種調制等優(yōu)越性能，產(chǎn)生的波形信號準確、精度可靠、抗干擾性強。但存在誤差大的缺點(diǎn)，限于數字電路的工作速度，DDS的頻率上限目前還只能達到數百兆。

2 總體方案的選擇

　　DDS信號發(fā)生器的設計方案有很多，可以采用單片專(zhuān)用集成電路芯片解決，也可以采用高速的微處理芯片來(lái)設計，還可以采用FPGA芯片來(lái)設計，基本的設計方案簡(jiǎn)介如下。

2.1 采用高性能的DDS集成電路方案

　　隨著(zhù)微電子技術(shù)的飛速發(fā)展，目前高超性能優(yōu)良的DDS產(chǎn)品不斷推出，美國AD公司也相繼推出了他們的DDS系列：AD9850、AD9851、可以實(shí)現線(xiàn)性調頻的AD9852、兩路正交輸出的AD9854以及以DDS為核心的QPSK調制器AD9853、數字上變頻器AD9856和AD9857。AD公司的DDS系列產(chǎn)品已具有較高的性?xún)r(jià)比，目前取得了極為廣泛的應用。采用專(zhuān)用的DDS芯片AD9850來(lái)設計電路，其典型電路如圖2所示。

　　優(yōu)點(diǎn)：開(kāi)發(fā)周期短，實(shí)現系統簡(jiǎn)單(最小系統+DDS芯片)，系統后加模擬調理電路。

　　缺點(diǎn)：國外廠(chǎng)商的芯片的輸出指標盡管很高，如有AD9852、AD9854，而且實(shí)現起來(lái)比較簡(jiǎn)單，只需送人按其指定的公式算出頻率控制字即可輸出波形，但存在著(zhù)功能單一的缺點(diǎn)。

2.2 采用FPGA芯片的DDS方案

　　DDS技術(shù)的實(shí)現依賴(lài)于高速、高性能的數字器件。而FPGA芯片就具有速度高、規模大、可編程以及有強大EDA軟件支持等特性，十分適合實(shí)現DDS技術(shù)。Altera公司的現場(chǎng)可編程邏輯陣列具有高性能、高集成度和高性?xún)r(jià)比的優(yōu)點(diǎn)，此外它還提供了功能全面的開(kāi)發(fā)工具和豐富的IP核、宏功能庫等，因此Altera公司的產(chǎn)品在實(shí)現DDS技術(shù)方面獲得了廣泛的應用。通過(guò)FPGA技術(shù)則可以根據需要靈活地實(shí)現各種比較復雜的調頻、調相和調幅功能，具有良好的實(shí)用性。針對生成波形信號質(zhì)量而言，專(zhuān)用的DDS芯片采用特定的集成工藝，內部數字信號抖動(dòng)很小，可以輸出高質(zhì)量的模擬信號，但控制功能單一固定;而FPGA也能輸出較高質(zhì)量的信號，而且輸出信號靈活，雖然達不到專(zhuān)用DDS芯片的水平，但信號精度誤差在允許范圍之內。

　　基于DDS技術(shù)原理選用的可編程邏輯器件、D/A轉換模塊、外部存儲模塊，通過(guò)數學(xué)函數式來(lái)生成波形信號，電路總體結構框圖如圖3所示。

　　優(yōu)點(diǎn)：

　　(1)RAM查詢(xún)表法結構比較簡(jiǎn)單，只需要在RAM中存放不同相位對應的幅度序列，然后根據相位累加器的輸出對其尋址，經(jīng)過(guò)D/A數模轉換器和低通濾波器輸出。

　　(2)硬件實(shí)現比較容易，可以實(shí)現任意波形的輸出。

　　在基于DDS原理的基礎上，利用可編程邏輯芯片設計的DDS硬件電路，同樣可以達到專(zhuān)用的DDS芯片所產(chǎn)生的波形性能。因此本系統采用的方案技術(shù)是基于FPGA技術(shù)的DDS設計方案。

3 硬件電路的設計

　　本文提出的信號源將采用方案二實(shí)現，原理將通過(guò)直接數字合成的方式，逐點(diǎn)讀出波形存儲器中的波形數據，通過(guò)D/A轉換器和低通濾波器后輸出所需的波形，通過(guò)改變參考時(shí)鐘的頻率和計數步長(cháng)就可以實(shí)現頻率的改變，本系統的硬件結構框圖如圖3所示。

　　本文提出的基于FPGA技術(shù)的DDS信號源的技術(shù)方案，由于可編程邏輯器件以其速度高、規模大、可編程及有強大的EDA軟件支持特性，十分適合實(shí)現DDS技術(shù)，所以本系統采用Altera公司的Cyclone IV型EP4CE6F17C8作為波形生成的核心部件，具體芯片功能的特點(diǎn)如下。

　　(1)低功耗、高性能，控制邏輯單元6272個(gè)，片內電壓支持3.3V，2.5V，內核電壓1.2V。

　　(2)支持多種下載方式，支持AS、AP、PS、FPP、JTAG。

　　(3)FPGA是ASIC電路中設計周期最短、開(kāi)發(fā)費用最低、風(fēng)險最小的器件之一。

　　(4)FPGA采用高速CMOS工藝，功耗低，可以與CMOS、TTL電平兼容。

3.1 電源電路的設計

　　本系統采用的FPGA為Altera公司的Cyclone IV型EP4CE6F17C8，該芯片的片內電壓支持3.3V，2.5V，1.2V，因此根據設計需要，使用線(xiàn)性穩壓器件AMS1117系列分別產(chǎn)生相應的電源電壓，供給本開(kāi)發(fā)系統，該線(xiàn)性穩壓芯片使用簡(jiǎn)單，紋波電壓小，對系統的干擾也小，電源電路如圖4所示。