信號完整性問(wèn)題及其解決方法

信號完整性(Signal Integrity)是指信號未受到損傷的一種狀態(tài)，它表示信號質(zhì)量和信號傳輸后仍保持正確的功能特性。良好的信號完整性是指在需要時(shí)信號仍能以正確的時(shí)序和電壓電平值作出響應。隨著(zhù)高速器件的使用和高速數字系統設計越來(lái)越多，系統數據速率、時(shí)鐘速率和電路密集度都在不斷增加。在這種設計中，系統快斜率瞬變和工作頻率很高，電纜、互連、印制板(PCB)和硅片將表現出與低速設計截然不同的行為，即出現信號完整性問(wèn)題。

信號完整性問(wèn)題能導致或者直接帶來(lái)信號失真，定時(shí)錯誤，不正確數據、地址和控制線(xiàn)以及系統誤工作甚至系統崩潰，解決不好會(huì )嚴重影響產(chǎn)品性能并帶來(lái)不可估量的損失，已成為高速產(chǎn)品設計中非常值得注意的問(wèn)題。

信號完整性問(wèn)題的真正起因是不斷縮減的信號上升與下降時(shí)間。一般來(lái)說(shuō)，當信號跳變比較慢即信號的上升和下降時(shí)間比較長(cháng)時(shí)， PCB中的布線(xiàn)可以建模成具有一定數量延時(shí)的理想導線(xiàn)而確保有相當高的精度。此時(shí)，對于功能分析來(lái)說(shuō)，所有連線(xiàn)延時(shí)都可以集總在驅動(dòng)器的輸出端，于是，通過(guò)不同連線(xiàn)連接到該驅動(dòng)器輸出端的所有接收器的輸入端在同一時(shí)刻觀(guān)察都可得到相同波形。

然而，隨著(zhù)信號變化的加快，信號上升時(shí)間和下降時(shí)間縮短，電路板上的每一個(gè)布線(xiàn)段由理想的導線(xiàn)轉變?yōu)閺碗s的傳輸線(xiàn)。此時(shí)信號連線(xiàn)的延時(shí)不能再以集總參數模型的方式建模在驅動(dòng)器的輸出端，同一個(gè)驅動(dòng)器信號驅動(dòng)一個(gè)復雜的PCB連線(xiàn)時(shí)，電學(xué)上連接在一起的每一個(gè)接收器上接收到的信號就不再相同。從實(shí)踐經(jīng)驗中得知，一旦傳輸線(xiàn)的長(cháng)度大于驅動(dòng)器上升時(shí)間或者下降時(shí)間對應的有效長(cháng)度的1/6，傳輸線(xiàn)效應就會(huì )出來(lái)，即出現信號完整性問(wèn)題，包括反射、上沖和下沖、振蕩和環(huán)繞振蕩、地電平面反彈和回流噪聲、串擾和延遲等。

表1列出了高速電路設計中常見(jiàn)的信號完整性問(wèn)題，以及可能引起該信號完整性的原因，并給出了相應的解決方法。

目前，解決信號完整性問(wèn)題的方法主要有電路設計、合理布局和建模仿真。

電路設計中，通常采用以下方法來(lái)解決信號完整性問(wèn)題：

·控制同步切換輸出數量，控制各單元的最大邊沿速率 (dI/dt和dV/dt)，從而得到最低且可接受的邊沿速率；

·為高輸出功能塊(如時(shí)鐘驅動(dòng)器)選擇差分信號；

·在傳輸線(xiàn)上端接無(wú)源元件(如電阻、電容等)，以實(shí)現傳輸線(xiàn)與負載間的阻抗匹配。端接策略的選擇應該是對增加元件數目、開(kāi)關(guān)速度和功耗的折中，且端接串聯(lián)電阻R或RC電路應盡量靠近激勵端或接收端。

布線(xiàn)非常重要，設計者應該在不違背一般原則的前提下，利用現有的設計經(jīng)驗，綜合多種可能的方案，優(yōu)化布線(xiàn)，消除各種潛在的問(wèn)題。一方面要充分利用現有的、已經(jīng)過(guò)驗證的布線(xiàn)經(jīng)驗，將它們應用于布線(xiàn)工作中；另一方面要積極利用一些信號完整性方面的仿真工具，約束、指導布線(xiàn)。

合理進(jìn)行電路建模仿真是最常見(jiàn)的信號完整性解決方法。在高速電路設計中，仿真分析越來(lái)越顯示出優(yōu)越性。它給設計者以準確、直觀(guān)的設計結果，便于及早發(fā)現問(wèn)題，及時(shí)修改，從而縮短設計時(shí)間，降低設計成本。

在進(jìn)行電路建模仿真過(guò)程中，設計者應對相關(guān)因素作合理估計，依據適當的仿真工具建立合理模型。對于IC應用，可利用仿真來(lái)選擇合理的端接元件并優(yōu)化元器件布局，完成正確的端接策略和布局約束機制，從而解決信號完整性問(wèn)題。

要真正在電路設計、合理布局和建模仿真中解決信號完整性問(wèn)題，相應的EDA工具是不可缺少的。下面我們將具體介紹利用仿真工具來(lái)進(jìn)行信號完整性問(wèn)題分析的方法。

IBIS模型是一種基于V/I曲線(xiàn)對I/O buffer快速準確建模的方法，是反映芯片驅動(dòng)和接收電氣特性的一種國際標準，它提供一種標準的文件格式來(lái)記錄如驅動(dòng)源輸出阻抗、上升/下降時(shí)間及輸入負載等參數以及驅動(dòng)器、接收器的行為描述，但不泄漏電路內部構造的知識產(chǎn)權細節。欲使用IBIS進(jìn)行實(shí)際的仿真，需要先完成以下工作：

(1) 獲取有關(guān)芯片驅動(dòng)器和接收器的原始信息源；

(2) 獲取一種將原始數據轉換為IBIS格式的方法；

(3) 提供用于仿真的可被計算機識別的布局布線(xiàn)信息；

(4) 提供一種能夠讀取IBIS和布局布線(xiàn)格式并能夠進(jìn)行分析計算的軟件工具；

IBIS提供兩條完整的V-I曲線(xiàn)，分別代表驅動(dòng)器為高電平和低電平狀態(tài)，以及在確定轉換速度下?tīng)顟B(tài)轉換的曲線(xiàn)。V-I曲線(xiàn)的作用在于為IBIS提供保護二極管、TTL圖騰柱驅動(dòng)源和射極跟隨輸出等非線(xiàn)形效應的建模能力。

由上可知，IBIS模型的優(yōu)點(diǎn)可以概括為：

·在I/O非線(xiàn)形方面能夠提供準確的模型，同時(shí)考慮了封裝的寄生參數與ESD結構；

·提供比結構化的方法更快的仿真速度；

·可用于系統板級或多板的信號完整性分析仿真?？捎?/font>IBIS模型分析的信號完整性問(wèn)題包括：串擾、反射、振蕩、上沖、下沖、阻抗不匹配、傳輸線(xiàn)分析、拓撲結構分析等。IBIS尤其能夠對高速振蕩和串擾進(jìn)行準確精細的仿真，可用于檢測最壞情況的上升時(shí)間條件下的信號行為及一些物理檢測無(wú)法解決的情況。