為4D無(wú)線(xiàn)通信設計基于軟件無(wú)線(xiàn)電及變寬度SIMD處理器體系結構

摘要：軟件無(wú)線(xiàn)電(SDR)處理器目前依然面臨非常多的問(wèn)題。通過(guò)對4G無(wú)線(xiàn)通信協(xié)議的算法研究，參照現存的面向4G無(wú)線(xiàn)通信的商業(yè)處理器，設計并實(shí)現了基于SDR及變寬度的4G無(wú)線(xiàn)通信SIMD處理器體系結構;通過(guò)對處理器工作模式的研究給出了處理器中處理單元(PE，Process Element)核標量流水線(xiàn)的硬件實(shí)現方案。最后，對流水線(xiàn)模塊進(jìn)行了邏輯綜合仿真，驗證了設計的正確性。

引言

　　第四代移動(dòng)通信技術(shù)的標準已經(jīng)被提出并在繼續的完善和建立當中。相較于3G無(wú)線(xiàn)技術(shù)，4G采用MIMO-OFDM技術(shù)來(lái)提升數據速率，大大提高了數據處理能力;同時(shí)，標準對4G的數字信號處理量的要求比現有的3G方案高出數個(gè)數量級，而功耗僅允許增長(cháng)2-5倍。因此，僅僅擴展3G DSP是不能滿(mǎn)足4G處理器的能耗比要求，必需設計新的處理器體系結構。目前國內的兩大通信設備生產(chǎn)商華為和中興相繼開(kāi)發(fā)了面向WINMAX及LTE等4G基站解決方案，但是其核心處理單元仍然采用國外的一些DSP芯片。

　　經(jīng)典的無(wú)線(xiàn)通信體系結構都是由面向特定應用的專(zhuān)用集成電路和數字信號處理器所構成的，無(wú)法提供任何的靈活性^[2]。軟件無(wú)線(xiàn)電(SDR)的原理描述是將無(wú)線(xiàn)通信設備的物理層處理工作全部或大部分交給可編程體系結構來(lái)完成?？删幊痰腟DR解決方案相較于傳統的硬件解決方案具有非常明顯的優(yōu)點(diǎn)^[3]：(1)使得軟件開(kāi)發(fā)和硬件設計工作同時(shí)進(jìn)行，開(kāi)發(fā)時(shí)間和成本相較于傳統的專(zhuān)用集成電路的來(lái)說(shuō)大大降低。(2)在同一處理器體系結構上可以動(dòng)態(tài)執行不同的無(wú)線(xiàn)通信協(xié)議，這種多模式的工作向服務(wù)商提供的一個(gè)但可以應對多種市場(chǎng)需求或向用戶(hù)提供更多的功能。(3)系統的可編程性可以有效地降低維護成本。

　　雖然SDR系統增加了靈活性，降低了無(wú)線(xiàn)通信設備的開(kāi)發(fā)成本。然而為了支持靈活性這一新特點(diǎn)，導致SDR系統功耗變得很高。未來(lái)4G無(wú)線(xiàn)協(xié)議瞄準的速率在100Mbps~1Gbps之間^[4-5];因此，SDR解決方案在需要保證高吞吐量的同時(shí)，還要嚴格遵守無(wú)線(xiàn)通信設備的功耗約束。功耗效率對于SDR系統來(lái)說(shuō)是異常重要的。

　　4G無(wú)線(xiàn)通信涉及的算法均有較高的數據并行需求。單指令多數據(SIMD)處理器可以在并行數據通路上處理向量數據，并且能得到較好的能耗比。因此，SIMD處理器將會(huì )成為未來(lái)SDR系統的基礎。然而，SIMD的缺點(diǎn)也很明顯，即只有在數據通路被完全利用的情況下才達到高的處理性能。所以，本文在處理器設計中引入了變寬度的概念。結合實(shí)際硬軟件條件，通過(guò)深入研究針對下一代移動(dòng)計算的高性能數字信號處理器^[6]，完成一種基于SDR的變寬度SIMD處理器體系結構的設計和相應模塊的設計仿真工作。

1 體系結構設計

1.1 4G終端物理層結構

　　現今已提出的支持3G WCDMA和802.11的物理層結構無(wú)法滿(mǎn)足4G系統高于3G系統兩個(gè)數量級數據吞吐量的需求。為支持千兆級的數據吞吐量要求，4G系統將三種技術(shù)整合到了一起：即正交頻分多址(OFDMA)技術(shù)、支持多天線(xiàn)并行的MIMO (Multiple-Input Multiple-Output)技術(shù)和前向糾錯(LDPC)技術(shù)。4G無(wú)線(xiàn)終端的物理層結構如圖1所示，它主要由一個(gè)信道編碼解碼器、一個(gè)MIMO編碼解碼器和一個(gè)調制解調器所組成。MIMO是一種多天線(xiàn)技術(shù)，支持多天線(xiàn)的發(fā)射與接收，其中運用的STBC(空時(shí)塊碼)和V-BLAST(Vertical-BLAST)算法分別用于增強信號質(zhì)量和擴充信道容量。

1.2 體系結構設計

　　基于SDR的變寬度SIMD處理器體系結構如圖2所示。該SIMD體系結構主要由4個(gè)模塊組成：(1)多個(gè)PE核，主要用于無(wú)線(xiàn)協(xié)議和視頻的相關(guān)算法的計算工作;(2)一個(gè)全局便簽式存儲器為PE核提供計算數據;(3)一個(gè)全局控制器，用于協(xié)調各模塊之間的工作;(4)模塊間雙總線(xiàn)。

1.2.1 控制器

　　控制器完成對各個(gè)模塊的狀態(tài)控制和模塊的初始化工作，主要由一個(gè)標量路徑構成，包括初始化態(tài)和執行態(tài)兩種狀態(tài)。當處于初始化態(tài)時(shí)，控制器呈現出2級流水，分別為取指階段和譯碼階段;初始化階段完成后，控制器進(jìn)入執行階段，此時(shí)將屏蔽取指階段，不再從指令存儲器中讀取指令，而是依據DMA、PE核的狀態(tài)信息，以及初始化時(shí)保存在控制器中的PE核間生產(chǎn)者消費者關(guān)系，產(chǎn)生相應的控制信號，用以協(xié)調各個(gè)PE核的協(xié)同工作。

1.2.2 DMA與Bus

　　DMA是不需要控制器干預的情況下獨立完成批量數據的傳輸工作?？刂破髟诔跏蓟A段對DMA進(jìn)行初始化;當控制器進(jìn)入執行階段后，DMA也將開(kāi)始獨立傳輸數據，并且當一批數據傳輸完成后，DMA的計數寄存器值將還原成初始化值，再次執行之前的數據傳輸操作，從而重復為PE核提供計算數據。

　　本體系結構中的Bus結構為雙總線(xiàn)結構：一條總線(xiàn)為32位，其中每16位為一組，用于PE核和全局數據存儲器之間的數據通信;另一條總線(xiàn)為48位，也是以16位為一組，用于PE核間互聯(lián)。

1.2.3 全局便簽式存儲器

　　全局便簽式存儲器的主要功能是為PE核提供計算數據，并接收PE核的計算結果。全局便簽式存儲器容量為128KB，字長(cháng)為16位，具有一個(gè)讀端口和一個(gè)寫(xiě)端口。當讀寫(xiě)端口同時(shí)有效時(shí)，先讀后寫(xiě)。讀寫(xiě)地址線(xiàn)均為16位。

1.2.4 PE核

　　PE核主要由SIMD數據路徑、標量數據路徑、地址產(chǎn)生單元和局部存儲器4部分構成。SIMD數據路徑主要用于DSP算法的高強度計算，由64個(gè)計算lane組成。標量數據路徑主要處理程序中的標量指令和無(wú)法向量化的指令。地址產(chǎn)生單元用于產(chǎn)生訪(fǎng)問(wèn)局部存儲器塊的地址;SIMD數據路徑中每組計算lane都有各自獨立的地址產(chǎn)生單元，所以一共有8個(gè)地址產(chǎn)生單元。局部存儲器大小為32KB，平分為bank0和bank1兩部分。同一時(shí)刻最多只允許一個(gè)bank接收數據，最多只允許一個(gè)bank在為PE核的計算模塊提供計算數據。

1.3 工作模式

　　處理器設計中引入了變寬度的概念，即處理器可以支持多種向量寬度的算法，在支持窄向量寬度算法時(shí)，使用線(xiàn)程級并行性來(lái)充分利用硬件資源。從算法角度看，系統由幾個(gè)主要的算法所構成，由于每個(gè)PE核具有足夠強的計算能力，能獨立處理一個(gè)完整算法，所以算法在對數據進(jìn)行處理的過(guò)程中彼此之間通信很少，基本上是一種生產(chǎn)者和消費者的關(guān)系?？梢园堰@些算法當做不同的任務(wù)，分配到不同的處理器核上運行，這樣既可以有效地利用PE核的計算能力，又能很好地保證多核的并發(fā)處理。

　　以4G無(wú)線(xiàn)協(xié)議為例：4G無(wú)線(xiàn)物理層主要由調制解調器、MIMO編碼解碼器和信道編碼解碼器三部分組成。其中調制解調通過(guò)FFT和IFFT算法來(lái)實(shí)現; V-BLAST算法和STBC算法分別用來(lái)提升通信速率和通信強度。LDPC算法完成前向糾錯部分的工作。每個(gè)算法的計算結果將作為下一個(gè)算法的計算數據，所以算法之間是串行關(guān)系，整體上多個(gè)PE核組成了一條宏流水線(xiàn)。

　　這里，PE核扮演的是一種“軟ASIC”的角色。PE核的指令存儲器中裝載的算法是FFT算法，則此PE核將會(huì )完成FFT算法的計算操作。即當為PE中的指令存儲器載入不同的程序后，該PE核也將實(shí)現不同的算法。

2 仿真驗證

　　本文根據SIMD核取指、譯碼、執行整個(gè)過(guò)程以及指令集設計(限于篇幅這里沒(méi)有介紹)，采用硬件語(yǔ)言Verilog HDL對微體系各個(gè)部分進(jìn)行了設計實(shí)現。綜合電路如圖3所示。