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基于FPGA的數字下變頻設計與仿真
- 在軟件無(wú)線(xiàn)電數字接收機中，從AD前端采集過(guò)來(lái)的數字信號頻率高達72 MHz，如此高的頻率使得后端DSP不能直接完成相關(guān)的數字信號處理任務(wù)。因此合理的設計基于FPGA的DDC，以降低數字信號頻率，方便后端DSP實(shí)時(shí)完成相關(guān)的數字信號處理任務(wù)就顯得尤為重要。在很多數字信號處理系統中，數字信號頻率是非常高的，而后端數字信號處理器件幾乎不能滿(mǎn)足系統的實(shí)時(shí)性要求，此時(shí)通過(guò)合理的設計DDC就可以解決上述問(wèn)題。
- 關(guān)鍵字： 軟件無(wú)線(xiàn)電 systemgenerator 數字下變頻
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