信號在PCB走線(xiàn)中傳輸時(shí)延

　　從上面的仿真測試可以看出，不同繞線(xiàn)方式對信號時(shí)延影響還是比較大的，為了減小由于繞線(xiàn)帶來(lái)的時(shí)延的影響，可以考慮以下幾點(diǎn)：

　　1，在PCB設計時(shí)候盡量減少不必要的繞線(xiàn)，比如串行信號差分對和差分對之間沒(méi)有必要做等長(cháng)。

　　2，增大繞線(xiàn)間間距，盡量滿(mǎn)足單根繞線(xiàn)間距大于5H(H為線(xiàn)到最近參考面的距離)，差分繞線(xiàn)大于3H(H為線(xiàn)到最近參考面的距離)。

　　3，減小繞線(xiàn)間平行走線(xiàn)長(cháng)度。

　　4.小結

　　在PCB設計時(shí)候要將等長(cháng)的設計觀(guān)念逐步向等時(shí)設計轉變，在對時(shí)序或者等長(cháng)要求高的設計尤其需要注意串擾，繞線(xiàn)方式，不同層走線(xiàn)，過(guò)孔時(shí)延等方面對時(shí)序的影響。豐富的SI(信號完整性)知識和正確的仿真方法可以幫助設計去評估PCB板上的傳輸時(shí)延，從而提高設計的質(zhì)量。