小梅哥和你一起深入學(xué)習FPGA之數碼鐘（下）

　　圖中存在較多的模塊，因此在此將每個(gè)模塊的功能做簡(jiǎn)單介紹：

　　另外，Clock_Control模塊為綜合模塊，內部包含了時(shí)、分、秒、時(shí)鐘計數器模塊和時(shí)間設定模塊，該模塊的內部結構這里小梅哥不做過(guò)多介紹，詳細請參看代碼。

　　五、 代碼組織方式

　　本實(shí)驗主要學(xué)習由頂向下的設計流程，代碼均為常見(jiàn)風(fēng)格，這里不多做介紹。希望讀者能夠通過(guò)代碼架構，學(xué)習領(lǐng)會(huì )這種自頂向下的設計結構的優(yōu)勢。

　　六、 關(guān)鍵代碼解讀

　　本設計中，頂層模塊主要實(shí)現了各個(gè)模塊的例化和數碼管顯示使能的多路控制，相信看了圖4-1后，便能理解頂層代碼的含義。由于本系統涉及到的模塊較多，采用文檔的形式很難簡(jiǎn)潔的講解清楚，因此，綜合實(shí)驗，小梅哥以后將不再進(jìn)行關(guān)鍵代碼的解讀。反之，小梅哥會(huì )盡快進(jìn)行視頻的錄制，對綜合實(shí)驗采用視頻的方式講解，以使讀者快速理解架構。

　　七、 測試平臺設計

　　本系統為低速系統，采用Modelsim仿真耗時(shí)長(cháng)，而且波形不便于觀(guān)察。因此仿真略去。大家可以對每個(gè)子模塊進(jìn)行仿真，以驗證其正確性。

　　八、 仿真分析

　　九、 下板驗證

　　此次，小梅哥采用很早以前購買(mǎi)的21EDA的板子進(jìn)行了下板測試，實(shí)測功能完備。以下為測試照片(渣渣像素，請各位諒解)。

　　十、 總結

　　本實(shí)驗實(shí)現了數碼鐘的功能，并可以通過(guò)4個(gè)按鍵進(jìn)行時(shí)間的設置，因為時(shí)間的關(guān)系，小梅哥沒(méi)有在文檔中進(jìn)行詳細的介紹，請大家諒解。