互連時(shí)序模型與布線(xiàn)長(cháng)度分析

　　2.2 RMII接口

　　RMII接口也是常用的百兆以太網(wǎng)PHY芯片與MAC間的接口。表5是某百兆PHY的時(shí)序參數表，表6和表7分別是某MPU內部MAC的時(shí)序參數表。

　　表5某PHY芯片的時(shí)序參數表

　　表6某MPU內MAC RX通道時(shí)序參數表

　　表7某MPU內MAC TX通道時(shí)序參數表

　　該MPU內MAC在RMII模式時(shí)，不支持時(shí)鐘輸出，同時(shí)PHY要求時(shí)鐘信號為輸入。該MPU配合PHY工作在RMII模式下，需要外部使用一顆符合雙方精度要求的50MHz振蕩器，來(lái)為雙方提供時(shí)鐘基準。

　　為簡(jiǎn)化時(shí)序分析，可以將外部振蕩器至MPU和PHY雙方的走線(xiàn)設計為等長(cháng)，此時(shí)時(shí)鐘信號在兩者的時(shí)鐘輸入引腳上具有完全一致的時(shí)刻。

　　注意：等長(cháng)走線(xiàn)的一般實(shí)現方法是蛇形線(xiàn)，但等長(cháng)的蛇形線(xiàn)并不一定意味著(zhù)等延時(shí)。只有當蛇形線(xiàn)的延時(shí)效果等同或者盡可能近似于直線(xiàn)時(shí)，等長(cháng)才意味著(zhù)等延時(shí)。為了讓蛇形線(xiàn)具有類(lèi)似于直線(xiàn)的延時(shí)效果，蛇形線(xiàn)的高度應盡可能小，蛇形線(xiàn)的開(kāi)口應盡可能寬，也就是說(shuō)，波浪線(xiàn)的外形更利于等延時(shí)。

　　當時(shí)鐘信號等時(shí)刻到達收發(fā)雙方的輸入引腳時(shí)，具有如圖5所示的時(shí)序模型，因而僅需討論數據線(xiàn)的長(cháng)度。

　　圖5共用時(shí)鐘的RMII時(shí)序模型

　　根據上述時(shí)序模型，可得出下列時(shí)序公式：

　　(Tsetup)min + (Tco)max + (Tflt-data)max + Tjitter-clk+ Tjitter-data (Thold)min(8)

　　對RXD、CRS_DV和RX_ER信號來(lái)說(shuō)，該組信號由PHY發(fā)給MPU，根據公式(7)和公式(8)，可得(為了簡(jiǎn)化，認為最小的Tco時(shí)間等于Thold時(shí)間)：

　　1 flt-data < 2

　　走線(xiàn)時(shí)間不可能為負值，假設走線(xiàn)位于PCB表層，材料為FR-4，則：

　　Lflt-data < 31.75CM

　　對TXD、和TX_EN信號來(lái)說(shuō)，該組信號由MPU發(fā)給PHY，根據公式(7)和公式(8)，可得：

　　-0.5 flt-data < 3

　　走線(xiàn)時(shí)間不可能為負值，假設走線(xiàn)位于PCB表層，材料為FR-4，則：

　　Lflt-data < 47.625CM

　　對RXD、CRS_DV和RX_ER信號來(lái)說(shuō)，該組信號由PHY發(fā)給MPU。假設數據線(xiàn)走線(xiàn)長(cháng)度為0，則數據線(xiàn)延時(shí)為0ns，此時(shí)在MPU側接受到信號的最小建立時(shí)間為：20-14=6ns，最小保持時(shí)間為：3ns。MAC側要求的最小建立時(shí)間為4ns，最小保持時(shí)間為2ns?？梢?jiàn)，此時(shí)數據線(xiàn)的走線(xiàn)長(cháng)度最長(cháng)延時(shí)可以到2ns，此時(shí)MAC側接受到信號的建立時(shí)間和保持時(shí)間分別為4ns和5ns，符合時(shí)序要求。所以走線(xiàn)長(cháng)度最長(cháng)可以為31.75CM。

　　對TXD和TX_EN信號來(lái)說(shuō)，該組信號由MPU發(fā)給PHY。假設數據線(xiàn)走線(xiàn)長(cháng)度為0，則數據線(xiàn)延時(shí)為0ns，此時(shí)在PHY側接受到信號的最小建立時(shí)間為：20-13=7ns，最小保持時(shí)間為：2ns。MAC側要求的最小建立時(shí)間為4ns，最小保持時(shí)間為1.5ns?？梢?jiàn)，此時(shí)數據線(xiàn)的走線(xiàn)長(cháng)度最長(cháng)延時(shí)可以到3ns，此時(shí)MAC側接受到信號的建立時(shí)間和保持時(shí)間分別為4ns和4.5ns，符合時(shí)序要求。所以走線(xiàn)長(cháng)度最長(cháng)可以為47.625CM。

　　3.結論

　　進(jìn)行時(shí)序分析的關(guān)鍵點(diǎn)首先在于必須對被分析的時(shí)序關(guān)系非常清楚、能夠深刻理解當前對象的時(shí)序協(xié)議。其次，時(shí)序分析要針對具體問(wèn)題具體分析，不存在所謂的萬(wàn)能時(shí)序公式。有時(shí)，單純依靠理論分析或者單純依靠時(shí)序關(guān)系公式并不一定能夠解決問(wèn)題，而是要兩者結合使用。

　　對于高速信號的布線(xiàn)而言，存在“等長(cháng)”說(shuō)，即很多工程師認為只要所有的線(xiàn)路盡可能等長(cháng)，就一定滿(mǎn)足時(shí)序要求。事實(shí)上，這是一種錯誤的認識，本文的實(shí)例分析就明確證明了這一點(diǎn)。只有那些時(shí)鐘和數據由同一個(gè)器件發(fā)出，由另一個(gè)器件接受，并且發(fā)送端的建立時(shí)間和保持時(shí)間恰好滿(mǎn)足接收端需求時(shí)，“等長(cháng)”才算是一種偷懶的方法。除此以外，尤其是那些通過(guò)單向時(shí)鐘驅動(dòng)、采樣雙向數據或者逆向數據的信號，必須具體問(wèn)題具體分析。當然，對于PC機這類(lèi)通用設備來(lái)說(shuō)，由于主板的設計需要兼容不同廠(chǎng)家的內存條，此時(shí)走線(xiàn)設計為等長(cháng)確實(shí)是合理的設計。

　　公共時(shí)鐘系統由于使用單向時(shí)鐘信號對雙向數據進(jìn)行采樣，因此存在雙重限制，兩組限制制約了走線(xiàn)不僅有走線(xiàn)長(cháng)度差值限制，同時(shí)還有走線(xiàn)總長(cháng)度限制。源同步時(shí)鐘系統使用與數據同向的時(shí)鐘，因此只存在單重限制，使得走線(xiàn)只有差限制而沒(méi)有總長(cháng)度限制。

　　一般而言，對于SPI接口、MII接口、共享時(shí)鐘的RMII接口或者SDRAM信號，走線(xiàn)應盡可能的短。對于DDR SDRAM信號以及RGMII等DDR時(shí)序的接口來(lái)說(shuō)，多數情況下，組內等長(cháng)確實(shí)是一種簡(jiǎn)便快速的方法。