基于FPGA的高精度信號源的設計

　　引言

　　近年來(lái)電子信息技術(shù)飛速發(fā)展，使得各領(lǐng)域對信號源的要求不斷提高，不但要求其頻率穩定度和準確度高，頻率改變方便，而且還要求可以產(chǎn)生任意波形，輸出不同幅度的信號等。DDFS技術(shù)是自上世紀70年代出現的一種新型的直接頻率合成技術(shù)。DDFS技術(shù)是在信號的采樣定理的基礎上提出來(lái)的，從“相位”的概念出發(fā)，進(jìn)行頻率合成，不但可利用晶體振蕩的高頻率穩定度、高準確度，且頻率改變方便，轉換速度快，便于產(chǎn)生任意波形等，因此，DDFS技術(shù)是目前高精密度信號源的核心技術(shù)。

　　1 DDFS技術(shù)原理及相關(guān)參數計算

　　DDFS技術(shù)的原理：將對正弦信號(或其他信號)的采樣量化數據存入ROM存儲器中，在時(shí)鐘的控制下，依次或隔一定步進(jìn)讀取ROM中的數據，再通過(guò)D/A轉換芯片轉換成模擬信號，進(jìn)一步經(jīng)后級的低通濾波器、功率放大電路等來(lái)實(shí)現頻率合成。其主要的組成部分包括相位累加器、數據存儲ROM表、D/A轉換、低通濾波器及功率放大電路等。

　　根據DDFS原理，DDFS主要參數包括正弦信號的采樣點(diǎn)數N，最高輸出頻率fomax，最低輸出頻率fomin及頻率分辨率△fo等。本設計要產(chǎn)生1 Hz～10 MHz范圍內，步進(jìn)為1 Hz的正弦信號，參數計算如下：

　　1)輸出頻率通式fo

　　2)輸出最高頻率fomax

　　3)輸出最低頻率fomin

　　4)頻率分辨率△fo △fo=fc/2n，已知ROM的地址位至少為28位，本設計中取32位，這樣所得的fomin及△fo為150M/232=0.03492 Hz。

　　5)ROM數據1/4周期壓縮 ROM的尋址地址位長(cháng)度為32位，即所需的ROM單元數將為232個(gè)。但ROM中并不需要存儲這么多數據點(diǎn)，因為數據重復量非常大，只需存入一定量的點(diǎn)即可。本設計中，根據正弦信號周期內的數據特點(diǎn)，對周期正弦信號的(0，π/2)區間進(jìn)行1 024點(diǎn)的采樣，進(jìn)行12位的量化并存入ROM。這相當于對(0，2π)區間進(jìn)行了4 096個(gè)點(diǎn)的采樣，ROM數據量壓縮為1/4。此時(shí)，相位累加器輸出地址位相應修改為30位。這樣以來(lái)，在進(jìn)行數據輸出時(shí)，對(π，2π)區間的數據要做取補的運算。因為在這個(gè)區間上正弦信號數據為負值。

　　6)ROM地址位長(cháng)度 通過(guò)數據壓縮，ROM的地址只需10位，此時(shí)，只需要對相位累加器的30位地址位輸出值，取高10位用于ROM尋址即可。

　　7)步進(jìn)位長(cháng)度 步進(jìn)最大應為232/24=228，即為28位的二進(jìn)制數。

　　2 DDFS的FPGA實(shí)現

　　本設計中DDFS模塊的設計原理圖如圖1所示。主要包括地址發(fā)生單元(相位累加器)、ROM存儲單元、補碼轉換電路及一些數據延時(shí)單元組成。工作每一個(gè)部分均采用VHDL語(yǔ)言進(jìn)行描述并生成模塊以便在頂層文件中進(jìn)行調用。

　　圖1 DDFS的FPGA實(shí)現

　　1)相位累加器(地址發(fā)生單元) 設計思路為根據輸入的STep值，計算出1/4周期采樣的點(diǎn)數m，然后在時(shí)鐘作用下進(jìn)行計數，當計數值達m個(gè)時(shí)，說(shuō)明一個(gè)象限內已經(jīng)取完點(diǎn)，此時(shí)象限控制字自加1，計數變量重新置零，此時(shí)依次產(chǎn)生了如下(0，Step，…，(m-1)Step)的30位二進(jìn)制地址。截取此地址位的高10位即可用于對ROM空間的尋址。根據正弦信號的特點(diǎn)，下一象限產(chǎn)生的地址應該為：((m-1)Step，(m-2)Ste-p，…，0)，依此類(lèi)推。且象限控制字自加。

　　2)ROM存儲單元 ROM存儲單元的數據可以通過(guò)Matlab進(jìn)行計算獲得，并將其存儲為dds_sin.mif。也可采用其他高級語(yǔ)言來(lái)獲得ROM存儲數據。

　　3)補碼轉換電路 (0，π)數據直接輸出，(π，2π)象限的數據應進(jìn)補碼運算。對此補碼電路稍作修改，即可同時(shí)輸出相位正好相反的兩路正弦信號。

　　4)數據延時(shí)單元 為了使地址單元輸出的象限控制字等與異步ROM配合工作，應對相應的數據進(jìn)行延時(shí)，以保證輸出數據的正確。本設計中對相位控制字延了一個(gè)時(shí)鐘周期。

　　3 DDFS設計模塊性能及所占資源分析

　　1)DDFS模塊時(shí)序分析 首先應當分析DDFS模塊的最大時(shí)鐘頻率fmax，因為它決定著(zhù)系統能否工作在150 MHz或更高的時(shí)鐘頻率。通過(guò)Qu-artusII6.0自帶的Timing Analyzer Tools時(shí)序分析，本設計中的DDFS模塊的fmax=179.18 MHz，高于150 MHz。故本設計理論上可輸出的正弦信號的最高頻率可達11.198 MHz。

　　2)DDFS模塊資源分析 本設計使用的是FPGA為Ahem公司的CycloneⅡ系列芯片EP2C5Q208C8，所設計的DDFS模塊所占片上資源邏輯單元僅為2%，所占的數據存儲空間為12 288 bits，約占總的數據存儲空間119 808 bits的10%?？梢?jiàn)，通過(guò)對ROM存儲表進(jìn)行數據后，DDFS模塊所占片存儲資源較少。因此，FPGA上ROM資源允許調用若干DDFS模塊來(lái)完成各種功能模塊，如2-PSK、2-FSK、2-ASK等數字調制。

　　4 系統性能仿真與測試

　　以DDFS模塊為基礎，本設計實(shí)現了兩組反相的正弦信號、余弦信號、三角波信號、鋸齒波、2-PSK、2-FSK、2-ASK等數字調制信號、掃頻及任意次波形輸出等功能。

　　在本設計中，仿真主要通過(guò)QuartusII6.0自帶的Simulator Tool來(lái)進(jìn)行數據仿真。從仿真圖上可驗證該設計的正確性。同時(shí)，通過(guò)Qu-artusII6.0自帶的Signal TapⅡ邏輯分析儀來(lái)進(jìn)行邏輯功能的硬件驗證。

　　1)基本正弦信號輸出 在本設計中同時(shí)產(chǎn)生兩組信號，一組為正弦信號，另一組與之反相。圖2是步進(jìn)長(cháng)度設定為(50 000 000)10時(shí)的正弦信號Signal Tap II采樣圖，其頻率分別為fo=582.076 6 kHz。此時(shí)輸出信號為可產(chǎn)生的最高頻率。從所獲得的輸出信號的波形上看，頻率較低時(shí)，曲線(xiàn)穩定且光滑;頻率較高時(shí)，波形失真也并不大，可以通過(guò)后級濾波網(wǎng)絡(luò )進(jìn)行波形的進(jìn)一步平滑。且頻率穩定度相當高。

　　圖2 S= (50 000 000)10時(shí)的正弦信號Signal Tap II采樣圖

　　在外部時(shí)鐘50 MHz的頻率下，可以獲得的最高頻率約為3.125 MHz，最低頻率及頻率步進(jìn)可以低至11.64 MHz。當對外部時(shí)鐘信號倍頻至150 MHz后，最高輸出頻率可以達到9.375 MHz，最低頻率及頻率步進(jìn)可以低至34.925 MHz。進(jìn)一步提高頻率及模塊性能，能獲得更大頻率范圍的信號。

　　另外，從圖中可以看出，實(shí)際上地址輸出信號是一組頻率為正弦信號頻率兩倍的三角波信號?？梢?jiàn)，在產(chǎn)生正弦信號輸出的同時(shí)，還可以產(chǎn)生一組2倍頻的三角波輸出信號，只需取地址位的高12位作為輸出即可。

　　2)2-ASK、2-FSK、2-PSK數字調制信號 要產(chǎn)生2-ASK、2-FSK、2-PSK等數字調制信號比較容易。只需將數字基帶信號在其傳輸時(shí)鐘信號的作用下，逐位輸入模塊，用基帶數字信號的‘1’和‘0’來(lái)選擇不同幅度、頻率或相位的正弦信號輸出即可。

　　2-ASK信號：用3.125 MHz的信號表示數字信號的‘1’，用輸出幅度為0表示數字信號的‘0’。

　　2-FSK信號：用3.125 MHz的信號表示數字信號的‘0’，用582.077 kHz的信號表示數字信號的‘1’，如圖3所示。

　　圖3 2-FSK信號字調制信號

　　2-PSK信號：用初始相位為0的正弦信號的‘1’，用初始相位為180°的信號表示數字信號的‘0’。如圖4所示。

　　圖4 2-PSK信號字調制信號

　　3)掃頻功能 掃頻功能的實(shí)現是通過(guò)改變步進(jìn)來(lái)實(shí)現的。每產(chǎn)生一個(gè)周期的正弦信號以后，將步進(jìn)遞加，為便于觀(guān)測，設計中設置S初始值為(50 000 000)10，步進(jìn)遞增幅度為(10000000)10，實(shí)現了掃頻功能，掃頻起始頻率為582.077 kHz。掃頻步進(jìn)約11*15 kHz，掃頻信號如圖5所示，同時(shí)可以提供各頻率信號的同步信息。只要改變步進(jìn)初始值及遞增幅度即可完成更寬掃頻范圍及掃頻步進(jìn)更佳的掃頻信號。事實(shí)上，FM信號也可以通過(guò)對輸出信號的步進(jìn)的控制來(lái)加以實(shí)現。

　　圖5 掃頻信號

　　5 硬件電路的實(shí)現

　　設計的最終目的是為了用硬件實(shí)現電路，因此，還要設計輸入步進(jìn)設置及模式選擇的鍵盤(pán)模塊、頻率設置數據顯示模塊等VHDL程序模塊;后級的低通濾波網(wǎng)絡(luò )，功率放大電路等等。完成這些工作，即可完成一個(gè)完整的DDFS信號源的設計與制作。

　　6 結束語(yǔ)

　　本文的創(chuàng )新點(diǎn)為對DDFS設計進(jìn)行優(yōu)化，充分利用Cyclone II系列FPGA的片上資源，產(chǎn)生了最高頻率可達9.312 5 MHz.最低頻率分量及頻率分辨率低至MHz量級的正弦信號。通過(guò)進(jìn)一步優(yōu)化DDFS各模塊的性能，如減少相位累加器、數據取補碼等模塊的運算時(shí)間，進(jìn)一步提高系統工作的最高頻率;進(jìn)一步優(yōu)化后級濾波網(wǎng)絡(luò )的特性等，就可以獲得性能曲線(xiàn)更平滑，輸出頻率更高，帶負載能力更強的優(yōu)質(zhì)的信號源。同時(shí)還可以增加FFT算法模塊，對信號進(jìn)行頻譜分析等其他功能。