CMOS電路中ESD保護結構的設計原理與要求

　　ESD(靜電放電)是CMOS電路中最為嚴重的失效機理之一，嚴重的會(huì )造成電路自我燒毀。論述了CMOS集成電路ESD保護的必要性，研究了在CMOS電路中ESD保護結構的設計原理，分析了該結構對版圖的相關(guān)要求，重點(diǎn)討論了在I/O電路中ESD保護結構的設計要求。

　　1 引言

　　靜電放電會(huì )給電子器件帶來(lái)破壞性的后果，它是造成集成電路失效的主要原因之一。隨著(zhù)集成電路工藝不斷發(fā)展，CMOS電路的特征尺寸不斷縮小，管子的柵氧 厚度越來(lái)越薄，芯片的面積規模越來(lái)越大，MOS管能承受的電流和電壓也越來(lái)越小，而外圍的使用環(huán)境并未改變，因此要進(jìn)一步優(yōu)化電路的抗ESD性能，如何使 全芯片有效面積盡可能小、ESD性能可靠性滿(mǎn)足要求且不需要增加額外的工藝步驟成為IC設計者主要考慮的問(wèn)題。

　　2 ESD保護原理

　　ESD保護電路的設計目的就是要避免工作電路成為ESD的放電通路而遭到損害，保證在任意兩芯片引腳之間發(fā)生的ESD，都有適合的低阻旁路將ESD電流 引入電源線(xiàn)。這個(gè)低阻旁路不但要能吸收ESD電流，還要能箝位工作電路的電壓，防止工作電路由于電壓過(guò)載而受損。在電路正常工作時(shí)，抗靜電結構是不工作 的，這使ESD保護電路還需要有很好的工作穩定性，能在ESD發(fā)生時(shí)快速響應，在保護電路的同時(shí)，抗靜電結構自身不能被損壞，抗靜電結構的負作用(例如輸 入延遲)必須在可以接受的范圍內，并防止抗靜電結構發(fā)生閂鎖。

　　3 CMOS電路ESD保護結構的設計

　　大部分的ESD電流來(lái)自電路外部，因此ESD保護電路一般設計在PAD旁，I/O電路內部。典型的I/O電路由輸出驅動(dòng)和輸入接收器兩部分組成。ESD 通過(guò)PAD導入芯片內部，因此I/O里所有與PAD直接相連的器件都需要建立與之平行的ESD低阻旁路，將ESD電流引入電壓線(xiàn)，再由電壓線(xiàn)分布到芯片各 個(gè)管腳，降低ESD的影響。具體到I/O電路，就是與PAD相連的輸出驅動(dòng)和輸入接收器，必須保證在ESD發(fā)生時(shí)，形成與保護電路并行的低阻通路，旁路 ESD電流，且能立即有效地箝位保護電路電壓。而在這兩部分正常工作時(shí)，不影響電路的正常工作。

　　常用的ESD保護器件有電阻、二極管、雙極性晶體管、MOS管、可控硅等。由于MOS管與CMOS工藝兼容性好，因此常采用MOS管構造保護電路。

　　CMOS工藝條件下的NMOS管有一個(gè)橫向寄生n-p-n(源極-p型襯底-漏極)晶體管，這個(gè)寄生的晶體管開(kāi)啟時(shí)能吸收大量的電流。利用這一現象可在 較小面積內設計出較高ESD耐壓值的保護電路，其中最典型的器件結構就是柵極接地NMOS(GGNMOS，GateGroundedNMOS)。

　　在正常工作情況下，NMOS橫向晶體管不會(huì )導通。當ESD發(fā)生時(shí)，漏極和襯底的耗盡區將發(fā)生雪崩，并伴隨著(zhù)電子空穴對的產(chǎn)生。一部分產(chǎn)生的空穴被源極吸 收，其余的流過(guò)襯底。由于襯底電阻Rsub的存在，使襯底電壓提高。當襯底和源之間的PN結正偏時(shí)，電子就從源發(fā)射進(jìn)入襯底。這些電子在源漏之間電場(chǎng)的作 用下，被加速，產(chǎn)生電子、空穴的碰撞電離，從而形成更多的電子空穴對，使流過(guò)n-p-n晶體管的電流不斷增加，最終使NMOS晶體管發(fā)生二次擊穿，此時(shí)的 擊穿不再可逆，則NMOS管損壞。

　　為了進(jìn)一步降低輸出驅動(dòng)上NMOS在ESD時(shí)兩端的電壓，可在ESD保護器件與GGNMOS之間加一個(gè)電阻。這個(gè)電阻不能影響工作信號，因此不能太大。畫(huà)版圖時(shí)通常采用多晶硅(poly)電阻。

　　只采用一級ESD保護，在大ESD電流時(shí)，電路內部的管子還是有可能被擊穿。GGNMOS導通，由于ESD電流很大，襯底和金屬連線(xiàn)上的電阻都不能忽 略，此時(shí)GGNMOS并不能箝位住輸入接收端柵電壓，因為讓輸入接收端柵氧化硅層的電壓達到擊穿電壓的是GGNMOS與輸入接收端襯底間的IR壓降。為避 免這種情況，可在輸入接收端附近加一個(gè)小尺寸GGNMOS進(jìn)行二級ESD保護，用它來(lái)箝位輸入接收端柵電壓，如圖1所示。

　　圖1 常見(jiàn)ESD的保護結構和等效電路。