CMOS電路中ESD保護結構的設計原理與要求

　　在畫(huà)版圖時(shí)，必須注意將二級ESD保護電路緊靠輸入接收端，以減小輸入接收端與二級ESD保護電路之間襯底及其連線(xiàn)的電阻。為了在較小的面積內畫(huà)出大尺寸的NMOS管子，在版圖中常把它畫(huà)成手指型，畫(huà)版圖時(shí)應嚴格遵循I/OESD的設計規則。

　　如果PAD僅作為輸出，保護電阻和柵短接地的NMOS就不需要了，其輸出級大尺寸的PMOS和NMOS器件本身便可充當ESD防護器件來(lái)用，一般輸出級都有雙保護環(huán)，這樣可以防止發(fā)生閂鎖。

　　在全芯片的ESD結構設計時(shí)，注意遵循以下原則：

　　(1)外圍VDD、VSS走線(xiàn)盡可能寬，減小走線(xiàn)上的電阻;

　　(2)設計一種 VDD-VSS之間的電壓箝位結構，且在發(fā)生ESD時(shí)能提供VDD-VSS直接低阻抗電流泄放通道。對于面積較大的電路，最好在芯片的四周各放置一個(gè)這樣 的結構，若有可能，在芯片外圍放置多個(gè)VDD、VSS的PAD，也可以增強整體電路的抗ESD能力;

　　(3)外圍保護結構的電源及地的走線(xiàn)盡量與內部走線(xiàn)分開(kāi)，外圍ESD保護結構盡量做到均勻設計，避免版圖設計上出現ESD薄弱環(huán)節;

　　(4)ESD保護結構的設計要在電路的ESD性能、芯片面積、保護結構對電路特性的影響如輸入信號完整性、電路速度、輸出驅動(dòng)能力等進(jìn)行平衡考慮設計，還需要考慮工藝的容差，使電路設計達到最優(yōu)化;

　　(5)在實(shí)際設計的一些電路中，有時(shí)沒(méi)有直接的VDD-VSS電壓箝位保護結構，此時(shí)，VDD-VSS之間的電壓箝位及ESD電流泄放主要利用全芯片整 個(gè)電路的阱與襯底的接觸空間。所以在外圍電路要盡可能多地增加阱與襯底的接觸，且N+P+的間距一致。若有空間，則最好在VDD、VSS的PAD旁邊及四 周增加VDD-VSS電壓箝位保護結構，這樣不僅增強了VDD-VSS模式下的抗ESD能力，也增強了I/O-I/O模式下的抗ESD能力。

　　一般只要有了上述的大致原則，在與芯片面積折中的考慮下，一般亞微米CMOS電路的抗ESD電壓可達到2500V以上，已經(jīng)可以滿(mǎn)足商用民品電路設計的ESD可靠性要求。

　　對于深亞微米超大規模CMOS IC的ESD結構設計，常規的ESD保護結構通常不再使用了，通常大多是深亞微米工藝的Foundry生產(chǎn)線(xiàn)都有自己外圍標準的ESD結構提供，有嚴格標 準的ESD結構設計規則等，設計師只需調用其結構就可以了，這可使芯片設計師把更多精力放在電路本身的功能、性能等方面的設計。

　　4 結束語(yǔ)

　　ESD保護設計隨著(zhù)CMOS工藝水平的提高而越來(lái)越困難，ESD保護已經(jīng)不單是輸入腳或輸出腳的ESD保護設計問(wèn)題，而是全芯片的靜電防護問(wèn)題。

　　芯片里每一個(gè)I/O電路中都需要建立相應的ESD保護電路，此外還要從整個(gè)芯片全盤(pán)考慮，采用整片(whole-chip)防護結構是一個(gè)好的選擇，也能節省I/OPAD上ESD元件的面積。