CPLD對FPGA從并快速加載的解決方案

　　之后CPU通過(guò)和CPLD的接口③——8位的局部總線(xiàn)接口，將配置數據逐字節的寫(xiě)入CPLD的寄存器中。以MIPS系列CPU XLS408為例，XLS408工作時(shí)鐘頻率為66.7 MHz，寫(xiě)總線(xiàn)周期最快需要10個(gè)工作時(shí)鐘周期，即6.67 MHz，這一步受局部總線(xiàn)速度限制。

　　數據寫(xiě)入到CPLD后，再通過(guò)接口④——CPLD與FPGA之間的從并接口，將數據加載到FPGA，從并接口是同步總線(xiàn)，加載時(shí)間受限于總線(xiàn)時(shí)鐘CCLK頻率。

　　本方案的優(yōu)點(diǎn)為：①、②兩條路徑可以在加載之前處理，且運行速度快，不占用加載時(shí)間。加載時(shí)間只受③、④的限制，而③受限于寫(xiě)總線(xiàn)周期間隔，④受限于從并接口的時(shí)鐘。

　　3.2程序實(shí)現

　　CPLD從并程序采用verilog語(yǔ)言實(shí)現，該加載模塊接口定義如下：

　　程序實(shí)現流如圖3所示。

　　圖3基于CPLD從并加載FPGA的程序流程

　　FPGA加載片選和寫(xiě)信號產(chǎn)生部分代碼如下：