基于FPGA的LCD大屏幕拼接系統的設計

　　項目概述

　　隨著(zhù)各種圖形、圖像內容質(zhì)量的不斷提升以及系統運行實(shí)時(shí)顯示的需要，金融、通信、交通、能源、安全、軍事等越來(lái)越多的行業(yè)需要建立能夠實(shí)時(shí)整合多路信號輸入的超大屏幕顯示系統。而數字技術(shù)的飛速發(fā)展，也使人們對大尺寸、多畫(huà)面、真色彩、高畫(huà)質(zhì)、高分辨率的計算機圖形、圖文、數據與各類(lèi)視頻圖像顯示效果的需求得以滿(mǎn)足。其中，以視頻信息的要求最為強烈，人們不僅希望視頻顯示尺寸的越來(lái)越大，而且視頻顯示質(zhì)量也要求能達到多畫(huà)面、真色彩、高畫(huà)質(zhì)、高分辨率。

　　在大屏幕拼接系統中，拼接控制器的優(yōu)劣直接決定著(zhù)整個(gè)大屏幕顯示系統效果的好與壞，目前，拼接控制器的實(shí)現方法共三種：第一代PCI插卡式的工作原理是通過(guò)工控機，利用多路PCI計算機主板，一部分PCI插槽插入視頻采集卡，另外一部分PCI插槽插入視頻輸出卡，輸入和輸出中間由CPU來(lái)構建一個(gè)運算和處理中心，這時(shí)就組建成了一臺工控式控制器。他的圖形處理原理是通過(guò)CPU運算后將母信號分割成M*N個(gè)子視頻信號后，再把每一個(gè)子信號都進(jìn)行放大處理分別傳送給拼接幕墻上的各個(gè)對應單元，顯示單元將處理器傳送來(lái)的信號實(shí)現在大屏幕的每個(gè)顯示單元上，而分辨率和處理速度由計算機CPU及對應的PCI卡決定，故性能有限。第二代嵌入式拼接器也稱(chēng)“內拼式拼接器”他是基于液晶屏信號驅動(dòng)板上增加的運算分割技術(shù)，其工作原理先將一個(gè)完整的母畫(huà)面傳送至信號運算處理器，運算處理器以ID地址編碼器的方式開(kāi)始鎖定各自在母畫(huà)面中的位置，以二進(jìn)制BCD碼順序排列開(kāi)始運算切割成多個(gè)子畫(huà)面，處理器將各自運算好的數據直接輸送給液晶驅動(dòng)板，驅動(dòng)板將色彩、亮度、對比度等參數調校后以L(fǎng)VDS方式傳送至LCDIC成像器形成圖像，內拼式拼接器只是單元內部顯示像素的處理，結果是合成顯示圖像，不能解決信號高分辨率拼接和任意位置任意大小多窗口信號處理。第三代拼接系統中控制器采用純硬件處理器FPGA陣列式處理構架，全硬件設計，無(wú)CPU和操作系統?？刂破骷瑢拵б曨l信號采集、實(shí)時(shí)高分辨率數字圖像處理、二維高階數字濾波等高端圖像處理技術(shù)于一身，具有強大的處理能力?？刂破鞑捎枚嗫偩€(xiàn)并行處理機制，能從根本上保證對所有輸入視頻進(jìn)行全實(shí)時(shí)處理，圖像沒(méi)有延遲，無(wú)丟楨現象，由于從結構上就超出了前兩代的機器的設計理念，采用純硬件的處理器運算技術(shù)，所以啟動(dòng)時(shí)間快，工作非常穩定。

　　數字化系統產(chǎn)品中，直接采用超大規模、超高速的現場(chǎng)可編程門(mén)陣列(FPGA，Field Programmable Gate Array)，基于其高集成度、高速、可編程等優(yōu)點(diǎn)，來(lái)實(shí)現硬件單片集成，已成為必然趨勢。FPGA豐富的內部資源及高速為實(shí)時(shí)視頻處理提供解決途徑。

　　因此，本項目設計基于FPGA的數字視頻處理算法， 實(shí)現對DVI視頻信號進(jìn)行解碼，實(shí)時(shí)對數字視頻的分割、 視頻圖像的插值放大，并同時(shí)將處理結果經(jīng)DVI編碼送到LCD顯示，完成大屏幕拼接系統的設計。

　　一、1、系統概述

　　1.1系統結構

　　整個(gè)LCD屏幕顯示拼接系統包含DVI解碼模塊、視頻分割模塊、SRAM、視頻延展式線(xiàn)性插值放大模塊、視頻輸出控制模塊、DVI編碼模塊等。FPGA 內部邏輯實(shí)現將輸入數字視頻分成四路并行的子視頻像素流，經(jīng)各自獨立的視頻處理通道進(jìn)行實(shí)時(shí)插值放大處理。經(jīng)過(guò)視頻編碼電路輸出到由 4個(gè)LCD顯示屏組成的拼接屏幕上進(jìn)行視頻顯示。 應用系統硬件平臺的系統結構設計方案， 如圖1所示。

　　圖1 LCD屏幕拼接系統結構圖

　　1.2系統原理

　　LCD屏幕拼接顯示系統的工作原理， 系統接收一路DVI數字視頻信號， 進(jìn)行處理前需要先對最小變換差分信號(T.M.D.S.)形式的視頻信號進(jìn)行解碼(decode)處理， 得到 FPGA 可以處理的像素流信息，經(jīng)過(guò)視頻分割，分割后的子視頻與產(chǎn)生的參考視頻流復合，使各個(gè)子視頻的行場(chǎng)同步控制信號一致，各個(gè)子視頻經(jīng)過(guò)延展式線(xiàn)性插值放大處理， 得到最小變換差分信號的數字視頻信號， 經(jīng) DVI接口輸出到拼接 LCD 顯示器進(jìn)行顯示。

　　2、算法實(shí)現的功能

　　算法的主要功能如下： FPGA數字視頻處理電路是對視頻數據進(jìn)行數字處理的邏輯， 實(shí)現實(shí)時(shí)視頻的預處理、 圖像的分割、 視頻圖像插值放大等處理， 并通過(guò)視頻輸出模塊控制四路并行的子視頻同步地顯示到 4個(gè) LCD 拼接屏幕上。 具有以下主要功能：

　　(1)通過(guò)內部邏輯的視頻輸入模塊(VGA Input)接收從DVI解碼電路送出的視頻圖像數據， 包括像素數據(R、 G、 B分量)和視頻同步控制信號(HSYNC、 VSYNC)等， 轉換成預處理的視頻像素流格式。

　　(2)視頻分割模塊實(shí)現原始單幀視頻圖像的分割剪裁， 得到四路完整格式的子視頻像素流 (包含視頻像素數據和視頻同步控制數據)， 并控制4個(gè)子視頻顯示的相互時(shí)序關(guān)系; 各個(gè)拼接屏幕的像素點(diǎn)的掃描規律相同， 均為逐行掃描形式， 并且子視頻像素點(diǎn)顯示同步， 即行同步和場(chǎng)同步。

　　(3)視頻插值模塊實(shí)現對視頻分割所得的子視頻進(jìn)行2×2倍地插值放大處理， 該模塊采用并行處理方式， 四路子視頻分別經(jīng)過(guò)各自獨立的視頻處理通道;插值放大算法是基于在FPGA進(jìn)行延展式線(xiàn)性(extended linear interpolation)待插值像素點(diǎn)的數據計算， 配合視頻生成模塊(VGASyncGen)產(chǎn)生的參考視頻流， 并通過(guò)共享的行緩沖存儲器實(shí)現插值像素數據的分時(shí)讀寫(xiě)切換來(lái)實(shí)現的。所得到視頻像素流包含完整視頻像素流格式，并且符合較高分辨率的視頻顯示要求。

　　(4)視頻輸出模塊，完成放大處理后的各個(gè)視頻像素流輸出到DVI 編碼輸出電路。保證各個(gè)顯示屏幕得到的視頻信號符合VESA 規定的標準時(shí)序要求。