基于FPGA的LCD大屏幕拼接系統的設計

　　3.2.3 水平與垂直插值單元

　　根據公式(7)和(8)，水平與垂直插值有同樣的運算，但是它們是并行執行以提高整體的速度。水平與垂直插值的邏輯結構由圖5所示，乘法器與加法器可以有效的完成輸入的數據的卷積與拼配相應的4個(gè)加權系數來(lái)產(chǎn)生插值的電路。

　　

　　水平插值單元 垂直插值單元

　　圖5水平與垂直插值單元邏輯框圖

　　3.2.4虛擬像素緩存器

　　虛擬像素點(diǎn)是由垂直插值產(chǎn)生并存于虛擬像素緩存器中，在水平插值的過(guò)程被調用。一般來(lái)說(shuō)，縮放比例會(huì )決定這緩存器輸入與輸出數據的速率，當放大的時(shí)候，每個(gè)虛擬像素會(huì )被重新用于水平插值以致于垂直插入器數據速率會(huì )比水平的要低，相反的，在縮小的時(shí)候，虛擬像素由垂直插值過(guò)程產(chǎn)生的會(huì )比水平插值過(guò)程所需求的要多。為了調節不同的數據速率，設計虛擬像素緩存器如圖6所示，其中包含1個(gè)計數器，8個(gè)寄存器和緩存輸出控制電路。在插值放大的過(guò)程中，緩存器有時(shí)會(huì )延緩垂直插值，虛擬像素數量比水平插值所需求的確定數量要多的時(shí)候，就會(huì )停止虛擬像素的產(chǎn)生。計數器則是記錄著(zhù)最新產(chǎn)生的虛擬像素點(diǎn)的列地址并存于reg7.比較器和選擇器對比計數器和

　　圖6 虛擬像素緩存器

　　4、驗證

　　算法的驗證是基于Xilinx Virtex-4 FPGA開(kāi)發(fā)平臺，對視頻分割模塊及延展式線(xiàn)性插值模塊分別進(jìn)行仿真，驗證算法的正確性，再經(jīng)反復的優(yōu)化及測試，最后下載到開(kāi)發(fā)板，驗證輸出的視頻顯示效果是否能夠滿(mǎn)足視頻放大的應用需求，完成LCD大屏幕拼接系統的設計。