FPGA研發(fā)之道(18)-設計不是湊波形(八)總線(xiàn)（上）

　　如果設計中有多個(gè)模塊，每個(gè)模塊內部有許多寄存器或者存儲塊需要配置或者提供讀出那么實(shí)現方式有多種，主要如下：

　　實(shí)現方式一：可以在模塊頂部將所有寄存器引出，提供統一的模塊進(jìn)行配置和讀出。這種方式簡(jiǎn)單是簡(jiǎn)單，但是頂層連接工作量較大，并且如果配置個(gè)數較多，導致頂層中寄存器的數目也會(huì )較多。

　　實(shí)現方式二：通過(guò)總線(xiàn)進(jìn)行連接，為每個(gè)模塊分配一個(gè)地址范圍。這樣寄存器等擴展就可以在模塊內部進(jìn)行擴展，而不用再頂層進(jìn)行過(guò)多的頂層互聯(lián)。如下圖所示：

　　那如果進(jìn)行總線(xiàn)的選擇，那么有一種極為簡(jiǎn)單的總線(xiàn)推薦被使用，那就是AVALON-MM的總線(xiàn)

　　ALTERA提出兩種總線(xiàn)類(lèi)型，分別是AVALON-MM, AVALON-ST。分別用于連接memeory 和數據流的傳送 MM不是你想的意思，其英文為memory map。實(shí)現內存映射是其主要目的。主要信號包括如下表所示：

　　AVALON-MM因此可以說(shuō)是最簡(jiǎn)單實(shí)用的總線(xiàn)形態(tài)了。對于其操作來(lái)說(shuō)，總線(xiàn)為同步類(lèi)型的總線(xiàn)，寫(xiě)信號只需要在寫(xiě)使能有效時(shí)，同時(shí)提供寫(xiě)數據即可，而讀數據等待信號無(wú)效時(shí)，讀出數據有效。

　　同樣數據類(lèi)型讀數據(readdata)和寫(xiě)數據(writedata)的寬度可以根據設計的需要靈活配置為(8,16,32----256---1024)BIT等值。即可以支持非常大的位寬，但普通應用，只需要(8,16,32,64)BIT等即可滿(mǎn)足應用。

　　那假設總線(xiàn)寬度32，基本上主流的數據總線(xiàn)的寬度。如果需要更細粒度的劃分，確定讀寫(xiě)某個(gè)字節有效，那么byteenable信號也是必須的。其需要4bit來(lái)標示32bit(4個(gè)byte)中那個(gè)有效，每一BIT表示一個(gè)字節，因此如果要完全表示所有的字節有效，因此字節有效信號的寬度為(數據總線(xiàn)的寬度/8)。AVALON還可以有burst的操作。主設備可以通過(guò)burstcount設備確定brust的長(cháng)度，為2的n-1次方。

　　對于普通的應用，通過(guò)上述表格中的基本操作即可滿(mǎn)足需求，這也正是AVALON-mm總線(xiàn)的優(yōu)勢。此外模塊按此標準提供連接接口，各種模塊可以?huà)煸贜IOSII的片上系統上。

　　如果模塊之間為點(diǎn)對點(diǎn)的連接，同時(shí)傳遞大數據量的操作，那么的AVALON-mm總線(xiàn)就不太適合，因此AVALON_streaming總線(xiàn)就適合這種應用場(chǎng)景。

　　AVALON_streaming總線(xiàn)本質(zhì)上是一種同步并行總線(xiàn)，即在同步時(shí)鐘狀態(tài)下，使能有效代表傳遞數據有效。其基本信號如下表所示：

　　從上圖中，可以看出各信號在數據傳輸中的作用，對于從設備獲取數據的處理，就是VALID有效時(shí)，數據有效的采樣操作，非常簡(jiǎn)單方便，易于處理。如果從設備設定ready永為1，則表示沒(méi)有反壓的機制，則主設備，可根據自身收包情況一直向從設備發(fā)送數據包。此外還有其他輔助信號，可以根據設計需要進(jìn)行添加。

　　使用總線(xiàn)使模塊標準化，便于代碼的移植和設計復用。同時(shí)標準總線(xiàn)的設定和統一定義也利于項目團隊代碼的標準化，便于理解和傳播。

　　下文將介紹兩種其他應用較廣的總線(xiàn)形態(tài)，AHB(AMBA) 和WISHBONE總線(xiàn)(待續)。