基于LVDS的高速圖像數據存儲器的設計與實(shí)現

　　采集數據的有效傳輸和存儲轉發(fā)技術(shù)的發(fā)展保證了數字圖像在現實(shí)中廣泛應用。如今，從多媒體通信領(lǐng)域的遠程教育、圖像監視到醫學(xué)上的遠程會(huì )診，都和數據的有效傳輸及存儲轉發(fā)技術(shù)息息相關(guān)。在國防工業(yè)領(lǐng)域，圖像數據的采集存儲和連續有效轉發(fā)也起著(zhù)巨大的作用，航空遙感圖像和衛星遙感圖像的處理加工，電視制導中數據視頻圖像的傳輸，都離不開(kāi)圖像傳輸存儲技術(shù)。本文設計的基于Flash的高速大容量固態(tài)數據存儲器，采用了基于LVDS的數據傳輸方式傳輸兩路高速圖像數據，實(shí)現圖像數據的高速實(shí)時(shí)存儲。不僅具有處理速度快、設計靈活性高等特點(diǎn)，還具有可配置性和可重構性的特點(diǎn)。

　　1系統總體設計

　　本文介紹的圖像存儲器在飛行任務(wù)中負責完成兩路獨立視頻信號的采集存儲任務(wù)。視頻圖像存儲的總體結構框圖如圖1所示，當光耦接收到起飛和誘餌兩個(gè)控制點(diǎn)火信號后，FPGA就控制視頻信號1、視頻信號2經(jīng)2路獨立的LVDS接口傳輸，并分別解碼后緩存到2個(gè)外部FIFO中，最后寫(xiě)入到2個(gè)各自的存儲模塊Flash當中。在系統工作時(shí)，讀書(shū)裝置可以實(shí)時(shí)監測記錄器關(guān)鍵狀態(tài)參數;系統存儲工作完成后，讀數裝置通過(guò)LVDS接口以20 Mbyte/s的速度遠程高速讀取圖像記錄器的數據，將數據回傳至上位機進(jìn)行存盤(pán)判讀。

　　圖1存儲器功能框圖

　　本設計存儲器負責接收的2路圖像尺寸均為640 X480 byte，在飛行器內部傳感器下發(fā)起飛和誘餌兩個(gè)關(guān)鍵信號的控制下，圖像數據存儲器分別對這2路視頻圖像信號進(jìn)行采集，采樣位數：8 byte/像素，輸入數據碼率：30.72 Mbyte/s，幀率：100 f/s(幀/秒)，然后將解碼后的數據分別存儲到2個(gè)Flash中，最后準確地完成數據的轉發(fā)任務(wù)，使圖像數據順利進(jìn)入下一模塊。存儲器視頻信號處理硬件電路框圖如圖2所示。

　　圖2存儲器視頻信號處理硬件電路框圖

　　2硬件電路設計

　　2.1 LVDS長(cháng)線(xiàn)傳輸電路設計

　　本設計系統中攝像頭發(fā)出的視頻圖像信號屬于高速變化的信號，容易受到噪聲影響。低壓差分(Low Volt-age Differential Signaling，LVDS)數據傳輸技術(shù)是一種新型的、具有很低的差分電壓擺動(dòng)幅度的信號傳輸方式。LVDS傳輸過(guò)程中以差分的方式傳送數據，從而具有很低的串擾和噪聲以及只消耗很少的功率。此外它通過(guò)一對并行PCB走線(xiàn)或平衡電纜傳輸數據，可以達到100 Mbit/s甚至高于1 Gbit/s的高速率數據傳輸。解決了高速數據的有效傳輸，同時(shí)也將有助于降低系統設計復雜度，提高系統可靠性?；贚VDS技術(shù)的傳輸特點(diǎn)及應用優(yōu)勢，本設計中圖像輸入接口采用LVDS進(jìn)行圖像數據接收。設計中為滿(mǎn)足信號實(shí)時(shí)高準確性的傳輸，在LVDS發(fā)送端采用串化器和驅動(dòng)器相結合的方式增強信號;在LVDS接收端采用均衡器和解串器相結合的方式，來(lái)補償信號長(cháng)線(xiàn)傳輸過(guò)程中的損耗。這樣高速圖像信號可以穩定地傳輸上百米。如圖3為L(cháng)VDS接口端硬件電路設計圖。

　　圖3 LVDS接口端硬件電路設計圖(點(diǎn)擊查看大圖)

　　2.2 FIFO的電路設計

　　本設計中進(jìn)入FIFO前經(jīng)解碼得到的圖像數據傳輸速率為30.72 Mbit/s，因此在FIFO的選型中，必須選擇一款讀寫(xiě)速度快而且容量大的外部FIFO來(lái)緩存圖像數據。經(jīng)過(guò)計算并對比分析后，本設計選用了CYPRESS公司生產(chǎn)的64 kbit x 18 bit的CY7CA285V：

　　1)CY7C4285V擁有66.7 MHz的最大工作頻率，10 ns的最小讀寫(xiě)周期，完全可以穩定、可靠地接收碼率為30.72 Mbit/s的圖像數據，也滿(mǎn)足25 ns讀寫(xiě)周期的要求。

　　圖4單路圖像數據接收接口時(shí)序定義圖

　　2)從FIFO接收圖像數據的時(shí)序圖中(如圖4)可以看出，一個(gè)水平同步時(shí)間內，寫(xiě)入FIFO的圖像數據有640 byte，而讀出FIFO的數據量為33 Mbyte/s x 18.75μs=618.75 byte.這樣每一個(gè)水平同步時(shí)間內FIFO中就會(huì )剩余640 byte-618.75 byte=21.25 byte的圖像數據。當垂直同步信號拉低時(shí)，FIFO中剩余的圖像數據量達到最大，本設計FPGA控制FIFO半滿(mǎn)即讀，那么FIFO的容量至少應為：2 x 21.25 x480=20400 byte.顯然容量為64 kbyte的CY7C4285V可以滿(mǎn)足設計要求。

　　3)操作簡(jiǎn)單。首先，單片64 kbyte CY7CA285V就可以滿(mǎn)足設計要求，而不需串聯(lián)多個(gè)FIFO，這樣操作起來(lái)方便了很多。其次，該FIFO有讀使能、寫(xiě)使能作為狀態(tài)保障，且均采用邊沿觸發(fā)方式，使得時(shí)序控制簡(jiǎn)捷高效，便于FPGA的邏輯實(shí)現。

　　3關(guān)鍵技術(shù)研究

　　3.1高速寫(xiě)入方式

　　本設計選用三星公司的K9WBG08U1M作為存儲介質(zhì)。該芯片容量大小為4 Gbyte，內部分為2片，每片2 Gbyte，可通過(guò)片選信號和切換兩片存儲空間，每片由8192塊組成，每塊中有64頁(yè)，每一頁(yè)都可以存儲4 kbyte的圖像數據和128 byte的狀態(tài)信息。本設計要完成對高速圖像數據的存儲任務(wù)，普通的Flash寫(xiě)入方式無(wú)法滿(mǎn)足30.72 Mbyte/s.數據存儲速度的要求。因此，大幅提高Flash數據接口的寫(xiě)入速度，成為系統設計的關(guān)鍵。K9WBG08U1M內部平面結構圖如圖5所示，Flash內部的兩片分別為chip1和chip2，4個(gè)平面Plane0~Plane3組成1個(gè)chip，原始的寫(xiě)入方式為依次寫(xiě)滿(mǎn)Plane0、Plane1、Plane2、Plane3，為大幅度提高數據存儲速度，系統采用交錯雙平面頁(yè)編程(interleave two-plane page program)的操作方式，并行對chip1、chip2的8個(gè)平面進(jìn)行操作，如圖6所示Interleave two-plane編程時(shí)序圖：從chip1的Plane0開(kāi)始依次寫(xiě)入每一個(gè)平面第1塊的第1頁(yè)，即寫(xiě)入chip1的Plane0的block0的page0后，再橫向連續寫(xiě)入7頁(yè)，那么當循環(huán)回chip1的Plane0的block0的page1時(shí)，用時(shí)25 ns x 4096 x 7=716.8μs大于頁(yè)編程時(shí)間tPRoG的最大值700μs，從而可以不問(wèn)斷地繼續對chip1的Plane0的block0的page1進(jìn)行操作，這樣充分利用了頁(yè)編程的時(shí)間，使Flash的寫(xiě)入速度提高到40 Mbyte/s，完全可以完成對30.72 Mbyte/s圖像數據的存儲任務(wù)。

　　圖5 K9WBG08U1M內部平面結構圖

　　圖6 Interleave two-plane編程時(shí)序圖