基于FPGA的m序列信號發(fā)生器設計

　　m序列是一種偽隨機序列(PN碼)，廣泛用于數據白噪化、去白噪化、數據傳輸加密、解密等通信、控制領(lǐng)域?；?a class="contentlabel" href="http://dyxdggzs.com/news/listbylabel/label/FPGA">FPGA與Verilog硬件描述語(yǔ)言設計井實(shí)現了一種數據率按步進(jìn)可調、低數據誤碼率、反饋多項式為

　　的m序列信號發(fā)生器。系統時(shí)鐘為20MHz，m序列信號發(fā)生器輸出的數據率為20～100 kbps，通過(guò)2個(gè)按鍵實(shí)現20 kbps步進(jìn)可調與系統復位，輸出誤碼率小于1%.

　　m序列是最長(cháng)線(xiàn)性反饋移位寄存器序列的簡(jiǎn)稱(chēng)，它是由帶線(xiàn)性反饋的移位寄存器產(chǎn)生的周期最長(cháng)的一種偽隨機序列。是由移位寄存器、反饋抽頭及模2加法器組成。m序列一旦反饋多項式及移位寄存器初值給定，則就是可以預先確定并且可以重復實(shí)現的序列，該特點(diǎn)使得m序列在數據白噪化、去白噪化、數據傳輸加密、解密等通信、控制領(lǐng)域使用廣泛。因此，深入學(xué)習研究m序列具有重要的實(shí)際意義。

　　1 m序列信號發(fā)生器的組成

　　基于FPGA的m序列信號發(fā)生器硬件結構極其簡(jiǎn)單，僅需兩個(gè)獨立按鍵(一個(gè)是復位按鍵與另一個(gè)控制數據率切換按鍵)、一個(gè)48 MHz的用于提供系統時(shí)鐘有源晶振、系統電源、一塊配置芯片、幾個(gè)簡(jiǎn)單的電阻與電容即可實(shí)現。按鍵去抖動(dòng)、按鍵復位、按鍵切換數據率、時(shí)鐘分頻等功能均在FPGA內部編程實(shí)現。

　　圖1 信號發(fā)生器硬件組成框圖

　　2 m序列信號發(fā)生器的關(guān)鍵設計

　　本文中m序列信號發(fā)生器的反饋多項式為

　　其反饋及移位寄存器的關(guān)系圖如圖2所示。

　　圖2 m序列信號發(fā)生器反饋及移位寄存器圖

　　從本設計中的反饋及移位寄存器的關(guān)系圖可以看出，一個(gè)時(shí)鐘周期，移位寄存器右移一位，最高位輸入為x0、x2、x3、x4及x8的異或(模2相加)。m序列的輸出是移位寄存器的最低位。圖2所示的關(guān)系是m序列呈現為隨機性、周期性的根本原因。

　　為了滿(mǎn)足信號發(fā)生器輸出數據率20 kbps的步進(jìn)通過(guò)按鍵可調，則生成按步進(jìn)20 kbps可調的時(shí)鐘是實(shí)現該功能的關(guān)鍵。當按鍵發(fā)生，時(shí)鐘的輸出頻率加20 kbps.在實(shí)際電路中，按鍵會(huì )有很大抖動(dòng)，對系統會(huì )造成很大的不穩定性，因此，必須想辦法減小這樣的不利影響。在FPGA中一般使用硬件描述語(yǔ)言，描述一個(gè)延時(shí)電路，來(lái)實(shí)現按鍵去抖動(dòng)的目的。該設計中信號發(fā)生器的FPGA內部各功能模塊及其之間的關(guān)系，如圖3所示。

　　圖3 FPGA功能模塊方案框圖

　　3設計核心之綜合與仿真

　　3.1時(shí)鐘模塊設計

　　在所有基于FPGA的設計中，設計滿(mǎn)足設計要求的時(shí)鐘信號對設計成敗起著(zhù)至關(guān)重要的作用。滿(mǎn)足在本文所設計的m序列信號發(fā)生器的時(shí)鐘信號輸出頻率為：20 MHz、20 kHz、40 kHz、60 kHz、80 kHz、100 kHz.輸出的時(shí)鐘信號在modelsim 6.5f中的仿真波形如圖4所示。從圖4中可以看出，時(shí)鐘模塊性能滿(mǎn)足設計要求，設計正確。

　　圖4 時(shí)鐘產(chǎn)生模塊仿真波形

　　3.2 m序列產(chǎn)生模塊設計

　　m序列產(chǎn)生模塊是m序列信號發(fā)生器的最核心部分。文中的m序列生氣器核心模塊的verilog的代碼為：

　　從Verilog代碼可以看出，m序列產(chǎn)生模塊實(shí)現極其容易，只需要一個(gè)移位寄存器、一個(gè)模2加法器即可實(shí)現m序列的產(chǎn)生。

　　圖5 m序列產(chǎn)生模塊Symplify綜合效果圖

　　圖6 m序列信號發(fā)生器系統仿真波形圖

　　本系統中m序列產(chǎn)生模塊在Synplify綜合結果圖、在modelsim 6.5f中的仿真波形圖，分別如圖5、6所示。從圖5、6中可看出，該模塊產(chǎn)生了周期為217的周期序列，設計正確。圖7是系統的quartus II頂層模塊圖。

　　圖7 系統頂層模塊圖

　　4結論

　　當信號發(fā)生器的移位寄存器A的初值A=9‘b1_0000_0000時(shí)，m序列的周期T=217，輸出的周期m序列為：0000000011111010110011011111000110100110101110110000011011011001001110011001111111011110000101010011110110100010100001100101111010010010100101101010101111110011101110000001011100100011000011101010001110001001000010001.

　　該信號發(fā)生器實(shí)現了輸出數據率在20～100 kbps之間，并實(shí)現按20 kbps的步進(jìn)可調功能;輸出數據率僅在輸出60 kbps的數據率時(shí)有較大誤差，數據率偏小約0.2%.該m序列信號發(fā)生器性能穩定，實(shí)現所有設計功能，符合設計要求。