基于FPGA與ADSP TS201的總線(xiàn)接口設計方案

在雷達信號處理、數字圖像處理等領(lǐng)域中，信號處理的實(shí)時(shí)性至關(guān)重要。由于FPGA芯片在大數據量的底層算法處理上的優(yōu)勢及DSP芯片在復雜算法處理上的優(yōu)勢，DSP+FPGA的實(shí)時(shí)信號處理系統的應用越來(lái)越廣泛。ADI公司的TigerSHARC系列DSP芯片浮點(diǎn)處理性能優(yōu)越，故基于這類(lèi)DSP的DSP+FPGA處理系統正廣泛應用于復雜的信號處理領(lǐng)域。同時(shí)在這類(lèi)實(shí)時(shí)處理系統中，FPGA與DSP芯片之間數據的實(shí)時(shí)通信至關(guān)重要。

TS201 DSP的外部總線(xiàn)接口有兩種協(xié)議：慢速協(xié)議和高速流水協(xié)議。流水線(xiàn)協(xié)議適合與快速同步設備連接，文中采用此協(xié)議，實(shí)現DSP與FPGA之間的通信。

1 DSP流水線(xiàn)協(xié)議

流水線(xiàn)協(xié)議用來(lái)提供流水線(xiàn)方式的數據傳輸。在該傳輸協(xié)議下，每個(gè)時(shí)鐘周期可以傳輸一個(gè)數據?？刂屏魉€(xiàn)協(xié)議進(jìn)行數據傳輸的主要信號包含以下引腳：

RD——數據傳輸讀信號；

WRH和WRL——數據傳輸寫(xiě)信號；

BRST——突發(fā)方式數據傳輸指示；

ADDR——地址總線(xiàn)；

DATA——數據總線(xiàn)。

流水線(xiàn)協(xié)議數據傳輸有兩種方式：普通流水線(xiàn)協(xié)議和突發(fā)流水線(xiàn)協(xié)議。ADSP TS201的數據總線(xiàn)位寬可以通過(guò)SYSCON寄存器設置為32位或者64位，但是有時(shí)候需要傳輸的數據位寬可能是32位，64位或者128位，這樣就有可能出現數據總線(xiàn)位寬和數據位寬不一致的情況，如果總線(xiàn)位寬小于數據位寬，DSP采用突發(fā)流水協(xié)議傳輸，否則采用普通流水線(xiàn)協(xié)議。

1．1 普通流水線(xiàn)協(xié)議

圖1是DSP使用普通流水協(xié)議，寫(xiě)FPGA內部寄存器時(shí)序圖，流水深度為1，在時(shí)鐘沿1地址線(xiàn)、WRx(WRH和WRL)同時(shí)有效，一個(gè)時(shí)鐘周期后，在時(shí)鐘沿2數據線(xiàn)有效，地址線(xiàn)、WRx無(wú)效。

1．2 突發(fā)流水線(xiàn)協(xié)議

因為數據總線(xiàn)位寬小于數據位寬，那么它只能通過(guò)兩次傳輸來(lái)完成。但是如果DSP沒(méi)有任何指示信號，FPGA并不知道當前傳輸是高32位數據，還是低32位數據，這時(shí)候另外一個(gè)信號BURST就顯得尤為重要了。

引腳BRST可以用來(lái)指示多個(gè)傳輸過(guò)程合成一個(gè)傳輸過(guò)程，圖2是DSP通過(guò)32位數據總線(xiàn)寫(xiě)64位數據時(shí)序圖。

由圖2可以看出，數據傳輸機制與普通流水協(xié)議相同，只多了一個(gè)BRST指示信號，它與地址1同時(shí)有效，表示本次數據沒(méi)有傳輸完畢，下次要傳輸的數據與本次傳輸的數據是一個(gè)整體，即BRST有效時(shí)傳輸是低32位數據，無(wú)效時(shí)傳輸的是高32位數據，這樣就實(shí)現了在32位數據總線(xiàn)上傳輸64位數據，如果沒(méi)有BRST信號，該過(guò)程會(huì )被認為是2次32位傳輸。

同理，如果用32位數據總線(xiàn)傳輸128位數據，在傳輸前3個(gè)32位數據的時(shí)候，BRST信號有效，傳輸最后一個(gè)32位數據BRST無(wú)效。

注意：使用流水協(xié)議時(shí)，流水深度由傳輸類(lèi)型(讀數據還是寫(xiě)數據)決定。在寫(xiě)數據傳輸中，流水深度固定為1；在讀數據傳輸中，流水線(xiàn)深度可由用戶(hù)編程決定，即由系統配置寄存器SYSCON決定，在1~4之間可變。