NAND FLASU在儲存測試系統中的應用

1．2 K9K8G08UOM控制器技術(shù)

　　本系統中采用FPGA作為K9K8G08UOM存儲器的控制器，可以在極少的軟件操作下獨立完成K9K8G08UOM的各種操作，從而降低系統對FLASH存儲器的額外支出，提高讀寫(xiě)速度。FPGA的控制邏輯時(shí)序是通過(guò)硬件語(yǔ)言VHDL開(kāi)發(fā)的，VHDL語(yǔ)言以其快捷、獨立、可讀性等優(yōu)點(diǎn)很好的完成FLASH基本操作的時(shí)序控制。下面是以VHDL語(yǔ)言以狀態(tài)機的形式開(kāi)發(fā)的部分讀操作程序。

K9K8G08UOM儲存器的基本操作由三種類(lèi)型：讀操作、頁(yè)編程操作、擦除操作，其流程圖如圖2所示。

進(jìn)行讀操作時(shí)，首先通過(guò)FPGA的端口置低K9K8G08UJOM的片選信號／CS，然后置高CLE命令腳，并發(fā)送read1(0x00)命令，WE的上升沿發(fā)送，命令發(fā)送完畢后，置低CLE。在發(fā)送地址之前，置高ALE，在每一個(gè)WE上升沿依次寫(xiě)入5個(gè)地址周期，之后置低ALE，完成地址的選定。接著(zhù)發(fā)送read2(0x30h)，開(kāi)始讀取地址單元的數據。

　　數據頁(yè)編程操作和讀取操作流程類(lèi)似。操作都是以頁(yè)為單位進(jìn)行的。當R/Bur信號為低時(shí)，說(shuō)明正在對FALSH進(jìn)行寫(xiě)入操作，當為高時(shí)，說(shuō)明頁(yè)編程操作結束。

　　擦除操作是以塊為單位進(jìn)行的，即一次擦除塊內的64頁(yè)，在發(fā)送地址時(shí)只需要3個(gè)地址周期。

　　圖3是從K9K8G08UOM存儲器中存入數據以后通過(guò)上位機軟件讀取的數據。經(jīng)驗證，讀取的數據與往K9K8G08UOM存儲器中寫(xiě)入的數據一致。

2 NAND FLASkI Memory的硬件部分

本設計當中，FLASH的數據輸入輸出口、控制端口通過(guò)調理電路與FPGA的端口相連，圖4所示是其硬件連接電路。
從圖4中可知，FLASH的數據輸入輸出端口I／00～7、控制端口／CE、是通過(guò)芯片SN54LV245與FPGA相連；FLASH的控制端口cLE、ALE、／WE、／RE通過(guò)芯片SN54LV245和芯片74HCl4與ITGA相連。其中F-CLE、F-ALE、F—WE、F-RE、F—CE、F-R／Bur是FPGA的I／O口，是FPGA邏輯的輸入輸出口。CLE、ALE信號是FLASH存儲器命令、地址鎖存使能信號,／WE是保證命令、地址、數據能否及時(shí)正確的寫(xiě)入FLASH的信號，／RE信號控制著(zhù)數據的讀取，這些信號的精確度關(guān)系著(zhù)FLASH存儲、讀數功能的實(shí)現。所以，這些信號的好壞直接關(guān)系著(zhù)FLASH的正常工作。經(jīng)實(shí)踐的電路調試，這些信號在傳輸過(guò)程中受到了其它因素的干擾，信號明顯失真，在電路中加入74HCl4(非門(mén))以后，信號會(huì )變得光滑，準確。

　　芯片SN54LV245是八進(jìn)制三態(tài)總線(xiàn)收發(fā)器，DIR=1時(shí)，總線(xiàn)傳輸方向從A→B；DIR=0時(shí)，總線(xiàn)傳輸方向從B→A。／OE是片選信號。／0E，DIR信號是由FPGA內部編程邏輯控制的。

　　FL,ASH接口中，為了保證／wE、／RE、／CE、R／B控制信號初始狀態(tài)無(wú)效，由硬件電路實(shí)現端口值拉高。本設計中不使用寫(xiě)保護功能，所以／WP端口也接上了上拉電阻。


3 結束語(yǔ)

基于閃存技術(shù)的固態(tài)存儲器存儲密度大，功耗小，可靠性高，體積小重量輕且成本也在不斷降f氐，在航空應用中有良好的應用前景。在設計儲存測試系統時(shí)選用大容量的NAIXD FLASH存儲器大大提高了儲存、讀取速度，并且設計電路結構簡(jiǎn)單，易于修改。