CMOS技術(shù)緩解了RF電路在SoC中的集成挑戰

　　隨著(zhù)半導體制造能力允許在單塊芯片上集成數千門(mén)邏輯電路，系統級芯片(SoC)開(kāi)始占據未來(lái)IC技術(shù)的中心。不過(guò)，當今天人們在談?wù)?a class="contentlabel" href="http://dyxdggzs.com/news/listbylabel/label/SoC">SoC時(shí)，他們實(shí)際談?wù)摰闹皇遣糠窒到y——僅是把數字基帶與數據轉換器、一些高速模擬IO、甚至一些射頻電路集成在一起，只要它不會(huì )太復雜。

　　由于工藝技術(shù)的不兼容性，RF集成通常被認為是一種基本上尚未解決的SoC挑戰。在數字裸片上集成RF電路會(huì )限制良品率或導致高昂的測試成本，從而極大地增加生產(chǎn)成本。

　　但問(wèn)題比這更復雜和微妙。從SoC系統層面上來(lái)看，RF集成將給硬件器件的電路設計、物理實(shí)現及制造與測試帶來(lái)一些困難的開(kāi)發(fā)挑戰。

　　現在，RF芯片設計者有了另一種選擇。CMOS制造工藝技術(shù)的最新發(fā)展克服了RF集成障礙，使開(kāi)發(fā)者可以將RF處理移到數字域中。芯片設計者不必費勁去設計和實(shí)現模擬器件，相反，他們可以采用數字RF技術(shù)，并利用熟悉的工具和工藝來(lái)處理RF信號。

　　不可能只集成一種無(wú)線(xiàn)電

　　為了適應手機或PDA的小外形尺寸，這要求在一塊芯片上同時(shí)集成數字、模擬及RF，否則成本與外形尺寸限制將阻礙手機配置新的功能。集成的無(wú)線(xiàn)電只有傳統無(wú)線(xiàn)電一半的硅面積，占有一半的板空間，消耗大約一半的功率。因此，無(wú)線(xiàn)電集成在滿(mǎn)足手機設計目標方面提供了極大的優(yōu)勢。

　　圖1：跟蹤每個(gè)工藝節點(diǎn)的截止頻率可以評估哪

　　些通信頻段能夠在數字域中進(jìn)行處理。

　　讓我們來(lái)看看3G手機的數據處理要求。在數字域，用戶(hù)希望擁有更高分辨率的彩屏顯示器、需要額外存儲器與圖形資源的游戲、PDA應用功能以及諸如照相、視頻會(huì )議及音頻播放等多媒體功能。在RF方面，一部手機集成好幾種無(wú)線(xiàn)電并非是不合理的，它們包括：

　　* 很多GSM手機都支持全部四個(gè)頻段——歐洲的蜂窩與DCS以及美國的不同蜂窩頻率與PCS

　　* 2.1 GHz的UMTS

　　* 用于定位與同步的GPS

　　* 用于PAN連接的藍牙

　　* 用于網(wǎng)絡(luò )連接的WiFi，如果是2.4 GHz 802.11b/g，則可共用藍牙無(wú)線(xiàn)電

　　* 數字電視(DTV)

　　* 數字音頻廣播與調頻廣播等

　　今天，板上的RF器件數已超過(guò)總器件數的一半，而且一種簡(jiǎn)單的無(wú)線(xiàn)電就要占去手機印制電路板(PCB)40%的面積。如果靠增加無(wú)線(xiàn)電來(lái)支持藍牙、GPS及WLAN等功能，那么會(huì )顯著(zhù)增大這些數字。盡管無(wú)線(xiàn)電能共用一些電路，但如果它們想要裝入一部設備中，則必須比它們今天的尺寸小。

　　存在的問(wèn)題

　　集成數字、模擬及RF電路所遭遇的實(shí)際問(wèn)題向那些對整體硅集成充滿(mǎn)熱情的人潑了一盆冷水。對于在SoC上集成復雜RF電路的設計來(lái)說(shuō)，可用的EDA開(kāi)發(fā)工具仍存在許多有待改進(jìn)之處。

　　用于同時(shí)驗證數字與RF電路的工具仍處于發(fā)展的初期階段，更談不上同時(shí)對設計進(jìn)行驗證與測試。其他局限還包括小器件的不良匹配、高1/f噪聲、以及缺少帶足夠模擬特征的片上無(wú)源器件(電阻、電容及變容二極管)等。

　　盡管存在這些挑戰，集成仍然是使智能電話(huà)降低無(wú)線(xiàn)電設計的成本、功耗及復雜性的基本手段。為了使無(wú)線(xiàn)電集成成為現實(shí)，業(yè)界要求在晶圓工藝、系統設計及電路設計層面上有顯著(zhù)的技術(shù)進(jìn)步。盡管采用SoC的設計者并不關(guān)心許多SoC技術(shù)挑戰，但了解這些挑戰也很重要，因為它們決定了實(shí)際器件的能力與局限。例如，盡管使用雙極或BiCMOS工藝集成RF在技術(shù)上是可行的，但測試器件時(shí)的良率限制及高昂成本使得這些器件未必能實(shí)現大批量或商業(yè)生產(chǎn)。

　　集成硅鍺(SiGe) BiCMOS技術(shù)也是可能的做法。但硅鍺技術(shù)一般比先進(jìn)的數字CMOS工藝落后1個(gè)或2個(gè)工藝節點(diǎn)。由于手機需要越來(lái)越多的處理資源，硅鍺工藝無(wú)法使數字部分(特別是存儲器)的裸片成本保持最低。

　　即使CMOS RF集成也有它的挑戰。模擬混頻器、濾波器及放大器等的實(shí)現都很困難，尤其隨著(zhù)電壓下降，新工藝節點(diǎn)早期的器件建模一般都不足以達到模擬模塊設計所需的高精度參數建模。業(yè)界要求有重大的設計創(chuàng )新，從而允許無(wú)線(xiàn)電被集成在標準的CMOS中，并充分利用CMOS技術(shù)的優(yōu)勢。

　　數字RF集成解決RF集成問(wèn)題的一種不同方法是完全避免它們，這可通過(guò)將RF器件的功能轉換到數字域來(lái)實(shí)現。

　　通過(guò)在CMOS數字域處理RF信號，就沒(méi)有必要使用復雜且昂貴的模擬掩模。芯片設計也變得更加容易，因為開(kāi)發(fā)者在仿真時(shí)可以更容易了解系統細節，并能通過(guò)整合可編程軟硬件元素來(lái)執行處理，從而增強對信號處理過(guò)程的控制。

　　例如，從電源耦合到發(fā)射與接收壓控振蕩器(VCO)上的噪聲會(huì )影響整體系統效率。因此，大多數無(wú)線(xiàn)電路板設計都要求使用調節器及相關(guān)無(wú)源器件來(lái)解決此問(wèn)題。將這些器件集成在無(wú)線(xiàn)電收發(fā)器中，意味著(zhù)簡(jiǎn)單的去耦電容是所需的、要求與電池直接相連的唯一外部元件，從而可簡(jiǎn)化設計并節省板空間。

　　設計者還可選擇將數字調諧及自校準功能集成到VCO中，并通過(guò)集成環(huán)路濾波器來(lái)擴大VCO的調諧范圍。

　　為使數字電路能處理模擬信號，它們必須工作在極高的速度。器件截止頻率(Ft)是一種用來(lái)評價(jià)工藝處理RF信號能力的簡(jiǎn)單方法(參見(jiàn)圖1)。

　　總的原則是，Ft應大約為工作頻率的10倍。例如，要處理1.9 GHz的信號，Ft就必須大約為19 GHz。缺少足夠的Ft是老式CMOS工藝的一個(gè)主要局限，但今天的90納米技術(shù)可提供超過(guò)100 GHz的Ft性能。這種極高的Ft很容易就超過(guò)蜂窩手機無(wú)線(xiàn)電的所有要求。

　　數字RF處理在過(guò)去十年間已經(jīng)登上歷史舞臺，但隨著(zhù)SoC轉向90納米工藝，“高頻”的含義將隨著(zhù)Ft的提高而被重新定義。今天，運行在1 GHz的DSP能處理整個(gè)數字域中的“高頻”信號，甚至可用軟件來(lái)動(dòng)態(tài)控制信號處理。

　　最近，TI公布了第二代藍牙SoC 芯片——BRF 6150，這款芯片給出了用CMOS工藝進(jìn)行SoC集成如何能簡(jiǎn)化設計并降低板空間要求和系統成本的一個(gè)范例。BRF6150在一個(gè)4.5mm x 4.5mm的封裝內集成了藍牙基帶、數字RF及天線(xiàn)開(kāi)關(guān)，使設計者能在50平方毫米的面積內增加藍牙功能(見(jiàn)圖2)。

　　集成式BRF6150的功耗比同類(lèi)解決方案低30%，且其待機電流僅為6uA。它直接與電池連接，無(wú)需使用外部調節器。該芯片僅需11個(gè)外部器件，從而簡(jiǎn)化了設計復雜性。這種集成式藍牙芯片是提高集成度和轉向真正數字無(wú)線(xiàn)電的典型成果。

　　藍牙之外

　　今天，我們能集成藍牙的一個(gè)主要原因是，它采用功率相對較低、僅需短距離傳輸的信號?，F代手機要求有-106dBm量級的靈敏度，且必須能對鄰近頻段有60dB的抑制，并采用可避免將相位噪聲引入接收頻段的振蕩器。這些極端的性能要求使無(wú)線(xiàn)電集成具有更大的挑戰。使設計者可以滿(mǎn)足這些苛刻設計約束的許多關(guān)鍵器件，已經(jīng)能夠在數字域中找到解決方案。例如，全集成的數字頻率合成器已經(jīng)面市，它的所有內部元件都在片上而且沒(méi)有外部引腳，這是RF集成技術(shù)的一個(gè)重要里程碑。

　　集成的另一個(gè)關(guān)鍵優(yōu)勢是，通過(guò)使用更小尺寸的工藝技術(shù)進(jìn)行設計，無(wú)線(xiàn)電能工作在更低的電壓上。在大多數情況下，在較低的電壓上工作絕對是一個(gè)優(yōu)勢，因為能獲得更長(cháng)的電池使用壽命(這是在現有手機上引入新功能的一個(gè)主要障礙)以及具有更小的散熱。

　　但低電壓同時(shí)也會(huì )帶來(lái)一些基本問(wèn)題，如動(dòng)態(tài)范圍。動(dòng)態(tài)范圍挑戰會(huì )因為無(wú)線(xiàn)通信的遠近而顯現出來(lái)。例如，如果手機A靠近蜂窩而手機B遠離蜂窩，則手機B就必須在最大功率上發(fā)射信號，才能連接蜂窩。

　　當信道A和信道B處于不同頻率上時(shí)，信道B的高功率信號有可能泄漏至信道A中，故要求手機A具有抑制遠信道干擾的能力，以便能在有高功率發(fā)射存在的情況下接收微伏信號。幸運的是，像動(dòng)態(tài)范圍這些問(wèn)題可通過(guò)前端處理這種直接的方式來(lái)加以解決。

　　產(chǎn)生適合用來(lái)驅動(dòng)天線(xiàn)的高功率信號是SoC集成面臨的另一個(gè)關(guān)鍵挑戰。通常，廣域網(wǎng)(WLAN)所用功放的高功率、高電壓及高散熱等因素，使它們不適合用深亞微米CMOS工藝來(lái)進(jìn)行集成。

　　但需指出的是，這些問(wèn)題主要與現有廣域網(wǎng)(如GSM 及CDMA)有關(guān)，而距離較短的個(gè)人區域網(wǎng)(PAN)以及局域網(wǎng)(LAN)可以采用功放集成。

　　在這種SoC設計中，將功放靠近數據處理器放置可執行自動(dòng)系統校準，從而提高整體系統性能。此外，由于通過(guò)RF集成可以節省成本、板空間及功耗，數字RF還能加快一些新興短距離網(wǎng)絡(luò )(包括UWB、Zigbee及網(wǎng)格網(wǎng)絡(luò )等)的開(kāi)發(fā)。

　　批量驗證

　　模擬RF集成的另一個(gè)主要障礙是驗證，這甚至比保持手機所要求的大批量生產(chǎn)的良品率更令人生畏。生產(chǎn)用RF測試儀通常不能測試數字邏輯陣列，而邏輯測試儀又不能提供模擬或RF測試能力。但我們既不能讓大型SoC的RF部分對良品率產(chǎn)生很大的影響，也不能讓它延緩S(chǎng)oC向最新工藝節點(diǎn)的移植。

　　通過(guò)將RF功能移到數字域，數字RF處理使得測試和驗證無(wú)線(xiàn)電的過(guò)程接近于只有邏輯電路的情況。盡管永遠都不可能實(shí)現完全的移植(總是存在一定的模擬與混合信號功能)，但數字處理技術(shù)可用來(lái)提高測試與驗證過(guò)程的效率及可靠性。

　　采用數字RF，我們可以完全分析在SoC上的基帶信號特征，而且一些外部模擬器件也可以實(shí)現閉環(huán)測試，以評估信號質(zhì)量。采用這種方式，我們能夠在系統級，而不只是在功能模塊級上對無(wú)線(xiàn)電性能進(jìn)行測量。

　　這不僅能減少所需測量的數量，而且能簡(jiǎn)化驗證過(guò)程。SoC可帶有自檢測能力，以執行自校準并減少參數變化對良品率的影響。這能將良品率維持在缺陷密度限制以?xún)?，并將無(wú)線(xiàn)電測試成本降低至一個(gè)很低的水平。此外，數字RF模塊還能保持進(jìn)行工藝移植的能力，從而可對芯片進(jìn)行縮放，這也是大批量器件生產(chǎn)的一個(gè)重要要求。

　　在數字域實(shí)現RF功能還能通過(guò)執行系統級優(yōu)化來(lái)減少器件成本及復雜性。例如，處理來(lái)自多個(gè)無(wú)線(xiàn)電的很多頻率，不只是要求將多個(gè)無(wú)線(xiàn)電放在同一塊裸片上。通過(guò)系統級設計，設計者可采用適當的電路來(lái)減少帶內寄生信號的產(chǎn)生。設計者還能開(kāi)發(fā)新的架構，以實(shí)現硬件共用(例如兩個(gè)無(wú)線(xiàn)電共用一個(gè)功能塊等)，從而進(jìn)一步減小無(wú)線(xiàn)電尺寸。由于這些新架構主要是以數字邏輯實(shí)現，所以設計者可采用熟悉的EDA仿真與綜合工具，以及數字測試與制造測試套件。

　　RF無(wú)疑是SoC集成的下一個(gè)主要挑戰，但隨著(zhù)CMOS工藝等制造技術(shù)的進(jìn)一步發(fā)展，RF處理已開(kāi)始轉變成數字域中的設計問(wèn)題。

　　隨著(zhù)每個(gè)工藝節點(diǎn)的尺寸減小及晶體管速度的提高，數字RF處理將能適用于越來(lái)越多的通信頻段。RF集成不再是一個(gè)是否可行的問(wèn)題，而且SoC芯片最終能變成在單個(gè)芯片上真正完整的系統。

　　作者：Bill Krenik

　　無(wú)線(xiàn)高級架構經(jīng)理

　　TI公司

　　Gene Frantz

　　美國數字信號處理專(zhuān)家