開(kāi)環(huán)多碼型誤碼測試儀的設計與實(shí)現

　誤碼率（BER：bit error ratio）是衡量數據在規定時(shí)間內數據傳輸精確性的指標。誤碼率=傳輸中的誤碼/所傳輸的總碼數*100%。如果有誤碼就有誤碼率。 另外，也有將誤碼率定義為用來(lái)衡量誤碼出現的頻率。IEEE802.3標準為1000Base-T網(wǎng)絡(luò )制定的可接受的最高限度誤碼率為10-10。這個(gè)誤碼率標準是針對脈沖振幅調制（PAM-5）編碼而設定的，也就是千兆以太網(wǎng)的編碼方式……

　　誤碼的產(chǎn)生是由于在信號傳輸中，衰變改變了信號的電壓，致使信號在傳輸中遭到破壞，產(chǎn)生誤碼。噪音、交流電或閃電造成的脈沖、傳輸設備故障及其他因素都會(huì )導致誤碼（比如傳送的信號是1，而接收到的是0；反之亦然）。各種不同規格的設備，均有嚴格的誤碼率定義，如通常視/音頻雙向光端機的誤碼率應該在：（BER）≤10E-9。

　　由于種種原因，數字信號在傳輸過(guò)程中不可避免地會(huì )產(chǎn)生差錯。例如在傳輸過(guò)程中受到外界的干擾，或在通信系統內部由于各個(gè)組成部分的質(zhì)量不夠理想而使傳送的信號發(fā)生畸變等。當受到的干擾或信號畸變達到一定程度時(shí)，就會(huì )產(chǎn)生差錯。

　　本文所述的誤碼測試儀特點(diǎn)之一是可以實(shí)現開(kāi)環(huán)測試，即收發(fā)端不在同一地點(diǎn)的測試。本誤碼測試儀的研制背景是某星地間通信信道的誤碼測試項目，在項目中本誤碼儀的發(fā)送端即偽隨機碼生成器位于地面，接收端即誤碼分析器位于衛星上，因此誤碼測試儀本身必須實(shí)現開(kāi)環(huán)測試。但是，開(kāi)環(huán)測試的應用不僅僅限于星地間的誤碼測試，在常見(jiàn)的通信信道的誤碼測試的應用中，如異地的長(cháng)距離誤碼測試，開(kāi)環(huán)測試會(huì )使測試更加方便快捷。

　　本誤碼測試儀的另一突出特點(diǎn)是它有五種可用的測試碼型，在偽隨機碼生成器端可以自由選擇碼型進(jìn)行測試。由于生成偽隨機序列的移位寄存器越長(cháng)，則生成的偽隨機序列的周期越長(cháng)，序列的隨機性就越強，因此這五種不同的測試碼型可用于模擬隨機性不同的數據通信。本誤碼測試儀在誤碼分析器端的FPGA中實(shí)現五個(gè)模塊的并行處理，實(shí)現了盲檢測（此處的盲檢測是指誤碼分析器端在未知發(fā)送碼型的條件下能夠自動(dòng)識別發(fā)送的是那種碼型），完成碼同步，并進(jìn)行誤碼統計處理和給出檢測出的碼型等信息。

　　本文所述的誤碼測試儀是基于DSP和FPGA實(shí)現的，具有更大的靈活性，升級方便，例如可以方便地改變測試序列的碼元速率，本誤碼測試儀是以常用的2.048 MHz的碼元序列為例進(jìn)行的測試，理論上可以實(shí)現0~160 MHz測試碼速率。如果硬件升級，理論上還可以達到更高的碼速率，還可以在需要的情況下增加另外所需的測試碼型。誤碼測試的主要工作由FPGA完成，系統的穩定性較高。其系統框圖如圖1所示。

　　1 偽隨機碼生成器

　　許多數字通信理論的結論都基于這樣一個(gè)假設：原始的信源信號為0、1等概率并相互獨立的隨機數字序列。同樣，實(shí)際數字通信系統的設計也是基于相同假設。因此，為使測試結果盡可能真實(shí)地反映系統的性能，采用偽隨機序列（m序列）作為測試中傳輸的信號。這種測試碼的另一個(gè)優(yōu)點(diǎn)是可以實(shí)現開(kāi)環(huán)測試。

　　如圖2所示偽隨機碼生成器也是基于DSP和FPGA 來(lái)實(shí)現的。其中DSP負責與上位機的通信和對FPGA的控制，FPGA實(shí)現偽隨機序列的生成。圖3為偽隨機碼生成器的仿真結果。

　　圖2中上位機軟件可以運行于電腦或者嵌入式系統中，圖4即電腦上的上位機軟件偽隨機碼控制器，同時(shí)在嵌入式系統Windows CE上也編程實(shí)現了一個(gè)控制系統。采用嵌入式系統上的上位機軟件可以增加系統的便攜性。此外還有手動(dòng)模式，增加了偽隨機碼生成器的可靠性。

　　為了驗證系統輸出的偽隨機序列的正確性，利用MATLAB編寫(xiě)了生成偽隨機序列的程序進(jìn)行對比驗證。經(jīng)驗證偽隨機序列生成器輸出的偽隨機序列正確，可以滿(mǎn)足誤碼測試儀的要求。

如圖5所示，整個(gè)誤碼分析器的系統結構可以分為三大部分： (1)從接收到的二進(jìn)制碼序列中提取同步時(shí)鐘，此部分由專(zhuān)用芯片及其外圍電路完成；(2)利用m序列開(kāi)關(guān)門(mén)同步算法[5]完成碼同步，并進(jìn)行誤碼統計和采集電路關(guān)鍵部分的狀態(tài)信息，上報給DSP，此部分主要由FPGA及其外圍電路完成，FPGA核心模塊的工作框圖如圖6所示，誤碼測試的時(shí)序圖如圖7所示；(3)DSP完成與其他設備的通信和對電路控制。

　　誤碼分析器通過(guò)串口與電腦端的上位機軟件或者其他的嵌入式系統通信，DSP接收指令進(jìn)行解析和執行，并把統計的誤碼率的信息和監測的電路的狀態(tài)通過(guò)串口上傳。設計的電腦端的上位機軟件誤碼儀測試系統如圖8所示。

　　3 實(shí)驗和結論

　　如圖9所示是本誤碼測試儀與商業(yè)誤碼測試儀對比分析實(shí)驗示意圖。測試中本文誤碼測試儀和商業(yè)誤碼測試儀均使用2.048 MHz碼速率的偽隨機序列。誤碼率測試結果如表1所示。表中每次測試時(shí)的信道的干擾都不相同，在每次測量中干擾是不變的。本文所述誤碼測試儀是3 min內的平均誤碼率，商業(yè)誤碼測試儀測得的是誤碼率穩定后的結果。

　　由表1中數據可以看到，測得的誤碼率的量級是相同的，但是數據還是有偏差，而且在誤碼率越低時(shí)測得數據的偏差的百分比越大。存在這種現象的原因主要有兩點(diǎn)，一是信道在兩次測試時(shí)的狀態(tài)會(huì )有微小的波動(dòng)，即干擾本身不是絕對穩定的；二是在低誤碼率條件下，單個(gè)誤碼碼元對誤碼率的結果的影響大于在高誤碼率的條件下對誤碼率的影響。

　　分析得到的實(shí)驗數據可知，本文所述的誤碼測試儀測得誤碼率可以達到10-3≤p≤10-10的要求，系統可以完成開(kāi)環(huán)測試，系統同步時(shí)間短。

　　在與商業(yè)誤碼測試儀的對比實(shí)驗中，本文所述的誤碼測試儀性能與商業(yè)誤碼測試儀相當。而且本誤碼測試儀可以實(shí)現開(kāi)環(huán)測試，可以實(shí)現星地間及地面異地長(cháng)距離的誤碼測試；其功耗低，與嵌入式系統配合使用可以方便地進(jìn)行野外測試；具有五種用于誤碼測試偽隨機序列可供選擇；如果升級硬件理論上還可以達到更高的碼速率，可以增加所需要的測試碼型；偽隨機碼生成器和誤碼分析器都有串口，可以方便地集成到其他系統中。