一種雷達信號處理模塊的設計和實(shí)現

　現代雷達特別是機載雷達數字信號處理機的特點(diǎn)是輸入數據多，工作模式復雜，信息處理量大。因此，在一個(gè)實(shí)時(shí)信號處理系統中，雷達信號處理系統要同時(shí)進(jìn)行高速數據分配、處理和大量的數據交換.而傳統的雷達信號處理系統的設計思想是基于任務(wù)，設計者針對應用背景確定算法流程，確定相應的系統結構，再將結構劃分為模塊進(jìn)行電路設計。這種方法存在一定的局限性。

首先，硬件平臺的確定會(huì )使算法的升級受到制約，由此帶來(lái)運算量加大、數據存儲量增加甚至控制流程變化等問(wèn)題。此外，雷達信號處理系統的任務(wù)往往不是單一的，目前很多原來(lái)由模擬電路完成的功能轉由數字器件來(lái)處理。系統在不同工作階段的處理任務(wù)不同，需要兼顧多種功能。這些問(wèn)題都對通用性提出了進(jìn)一步要求[2].隨著(zhù)大規模集成電路技術(shù)、高速串行處理及各種先進(jìn)算法的飛速發(fā)展，利用高速DSP和FPGA相結合的系統結構是解決上述問(wèn)題的有效途徑。

　　1 雷達信號處理機方案設計

　　1.1 雷達信號處理的目的

　　現代機載雷達信號處理的任務(wù)繁重，主要功能是在空空方式下將AD數據錄取后進(jìn)行數字脈壓處理、數據格式轉換和重排、加權降低頻譜副瓣電平，然后進(jìn)行匹配濾波或相參積累（FFT或DFT）、根據重復頻率的方式進(jìn)行一維或二維CFAR處理、跟蹤時(shí)測角等運算后提取出點(diǎn)跡目標送給數據處理機?？盏胤绞较逻€要進(jìn)行地圖（如RBM和SAR）等相關(guān)圖像成像處理，最后坐標轉換成顯示數據送給顯控處理機。

　　上述任務(wù)需要基于百萬(wàn)門(mén)級可編程邏輯器件FPGA與高性能DSP芯片作為信號處理模塊，以充分滿(mǎn)足系統的實(shí)時(shí)性要求，同時(shí)為了縮短機載雷達系統的研制周期和減少開(kāi)發(fā)經(jīng)費，設計的基本指導思想是通用化的信號處理模塊，可以根據不同要求，通過(guò)軟件自由修改參數，方便用戶(hù)使用。

　　1.2 系統模塊化設計方案

　　如圖1所示的功能模塊，除了信號處理所必需的脈沖壓縮模塊、為MTD模塊作準備的數據重排模塊、FIR濾波器組模塊、求模模塊、恒虛警處理模塊和顯示數據存儲模塊外，還包括雷達同步信號和內部處理同步產(chǎn)生模塊、自檢數據產(chǎn)生模塊以及不同測試點(diǎn)測試數據采樣存儲模塊。這些模塊更加豐富了系統的功能，使得雷達系統的研制者能夠更方便地測試和觀(guān)察信號處理各功能模塊的工作情況。

　主要功能模塊的具體功能描述如下:

　?。?）正交采樣是信號處理的第一步，擔負著(zhù)為后續處理提供高質(zhì)量數據的任務(wù)，中頻接收機輸出的信號先通過(guò)A/D轉換器進(jìn)行采樣，然后進(jìn)行正交解調，以獲得中頻信號的基帶信號（也稱(chēng)為中頻信號的復包絡(luò )）的I、Q兩路正交信號，采樣的速率和精度是需要考慮的首要問(wèn)題，采樣系統引起的失真應當被限定在后續信號處理任務(wù)所要求的誤差范圍內。

　?。?）脈沖壓縮模塊是在發(fā)射峰值功率受限的情況下，使用匹配濾波器將接收到的寬脈沖信號變成窄脈沖且保持能量不變，以獲得更高的距離分辨力和較遠的探測距離，使得雷達作用距離和距離分辨力之間的矛盾得到較好的解決。

　?。?）MTD模塊通過(guò)各種濾波器，濾出雜波而取出運動(dòng)目標的回波，從而大大改善了雜波背景下檢測運動(dòng)目標的能力，而且提高了雷達的抗干擾能力。

　?。?）采用恒虛警模塊能夠隨著(zhù)觀(guān)測目標的背景雜波大小而自適應調整地門(mén)限代替固定門(mén)限，以防止雜波干擾增大時(shí)虛警概率過(guò)高，從而保證當雜波功率或其他參數發(fā)生變化時(shí)，輸出端的虛警概率保持恒定。

　　2 系統硬件實(shí)現

　　基于以上實(shí)現方案，雷達信號處理器的硬件結構如圖2所示，主要硬件資源為：一片Xilinx公司Virtex-4系列的XC4VSX55 芯片，該系列器件整合了高達200 000 個(gè)邏輯單元，系統時(shí)鐘高達500 MHz,并具備高密度和低功耗的特點(diǎn)；一片TI公司的TMS320C6416芯片，系統時(shí)鐘達600 MHz~1 GHz,運算速度可以達到4 800 MIPS,用戶(hù)可根據對處理速度的需要，選擇不同的工作主頻；12片ADI公司的數模轉換器AD9765.

　　該信號處理流程可分為3個(gè)階段：（1）預處理，由雷達接收機接收到的信號經(jīng)過(guò)放大器，濾波后通過(guò)A/D進(jìn)行采樣，包括數據格式轉換及數字脈沖壓縮；其次是信號處理階段，信號處理系統根據工作方式，完成相參積累、MTD檢測及CFAR,或者完成圖像處理，例如實(shí)波束地圖（RBM）和SAR,主要通過(guò)寫(xiě)入主處理FPGA算法完成；（2）處理主要完成結果的匯總、噪聲統計以及諸如抗干擾之類(lèi)的處理，這一過(guò)程主要由扮演協(xié)處理器的DSP芯片組處理，并進(jìn)行轉存結果并顯示。通訊接口采用RS-232串行接口連接器的9針DB9,實(shí)際使用時(shí)只使用了其中的RXD、TXD、信號地三條線(xiàn)；（3）由于RS-232電氣規定與常用的TTL或CMOS電平不兼容，故在與相關(guān)電路連接時(shí)，要使用專(zhuān)門(mén)的電平轉換芯片[6].

　3 系統軟件設計

　　雷達信號處理機的軟件設計包括兩方面：FPGA內部功能模塊設計和DSP控制程序設計。

　　3.1 FPGA內部功能模塊設計

　　FPGA（Field-Programmable Gate Array），即現場(chǎng)可編程門(mén)陣列，它是在PAL、GAL、CPLD等可編程器件的基礎上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專(zhuān)用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現的，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數有限的缺點(diǎn)。

　　FPGA內部功能模塊設計是整個(gè)系統的核心，主要功能是雷達回波數字信號的處理以及DSP接口和其他對外接口邏輯設計。雷達回波信號處理是本系統的核心，包括數字正交解調、脈沖壓縮處理、MTD、恒虛警處理等算法的硬件實(shí)現。

　　另外，FPGA還需要完成與計算機、DSP以及數模轉化器的通訊功能。與通用計算機采用RS-232串行通訊接口，與DSP通過(guò)EMIF連接實(shí)現FPGA與DSP之間數據交換與存儲。因此，FPGA在邏輯設計時(shí)主要包括RS232接口邏輯、與DSP接口邏輯、信號處理算法邏輯以及輸出邏輯4個(gè)部分。

　　3.2 DSP控制程序設計

　　DSP（digital signal processor）是一種獨特的微處理器，是以數字信號來(lái)處理大量信息的器件。其工作原理是接收模擬信號，轉換為0或1的數字信號。再對數字信號進(jìn)行修改、刪除、強化，并在其他系統芯片中把數字數據解譯回模擬數據或實(shí)際環(huán)境格式。它不僅具有可編程性，而且其實(shí)時(shí)運行速度可達每秒數以千萬(wàn)條復雜指令程序，遠遠超過(guò)通用微處理器，是數字化電子世界中日益重要的電腦芯片。它的強大數據處理能力和高運行速度，是最值得稱(chēng)道的兩大特色。

　　DSP在整個(gè)系統中起著(zhù)控制、調整的作用，DSP與FPGA之間通過(guò)EMIF連接實(shí)現相互間的數據交換。系統的DSP軟件設計包括接收程序和串口程序兩部分。接收程序完成從FPGA讀取目標處理結果任務(wù)，數據接收后存儲在內部RAM中。串口程序完成處理后信號到下位數據處理系統的發(fā)送任務(wù)。程序從判斷串口的FIFO為空引起中斷開(kāi)始，讀取DSP內部RAM緩沖區中數據，并按照通信協(xié)議由串口發(fā)送目標結果信息。

　　4 主要特點(diǎn)

　　設計的信號處理系統最突出的特點(diǎn)是高度并行、數據吞吐量大及實(shí)時(shí)性高。以大規模FPGA及高性能DSP共同構造的信號處理系統具有以下優(yōu)點(diǎn)：

　?。?）軟硬功能的重新劃分及軟硬協(xié)同。對于一個(gè)算法，用硬件實(shí)現的特點(diǎn)是速度快實(shí)時(shí)性強，但硬件設計較為復雜、靈活性差、精度較受限制。此系統可以在速度與精度要求上達到相對平衡。

　?。?）對外具有豐富的接口，既可以當作一塊獨立的板卡使用，也可以在CPCI機箱上作為標準板卡使用；同時(shí)，其具有豐富的底層軟件庫，可以提供良好的二次開(kāi)發(fā)空間。

　?。?）設計的通用化的信號處理模塊，可以根據不同的要求，通過(guò)軟件自由修改參數，方便用戶(hù)使用。

　?。?）高速串行互聯(lián)技術(shù)的成熟，解決了多年來(lái)一直困擾系統發(fā)展的帶寬不足問(wèn)題，用串行通道取代并行總線(xiàn)已成為趨勢，并且其優(yōu)勢是顯而易見(jiàn)的。

　　5 應用舉例

　　選擇機載雷達的模擬回波信號在L結構（LPRF和MPRF模式簡(jiǎn)稱(chēng)L結構）下進(jìn)行處理，通過(guò)計算機仿真分析系統的可操作性以及可靠性。在L結構下，各個(gè)參數如表1所示?？梢钥闯鲋皇敲}沖重復周期和信號形式的不同，因此只需要根據不同的信號選擇不同的脈沖壓縮系數即可。

　?。?）混頻：由于中頻60 MHz,采樣48 MHz,故混頻NCO頻率為12 MHz。

　?。?）DDC:由于濾波器的影響，經(jīng)過(guò)抽取后的數據率應大于等于信號帶寬的1.25倍，即抽取后的數據率應大于2.5 MHz,選取抽取率為8,則抽取濾波器的階數為160階，抽取后數據速率為6 MHz.下變頻后信號I（XS05輸出）、Q（XS06輸出）由DA送出可供觀(guān)察，如圖4所示。

　?。?）脈沖壓縮：LPRF有3種信號形式：7位巴克碼，13位巴克碼，線(xiàn)性調頻。因此需要不同的匹配濾波器系數，此處信號處理根據不同的信號形式自動(dòng)切換。圖5是線(xiàn)性調頻信號脈壓后的仿真波形。

　?。?）動(dòng)目標檢測及恒虛警：MTD采用8點(diǎn)的FFT實(shí)現，恒虛警采用兩邊距離單元平均算法，保護單元為2,平均單元為8.如圖6所示為經(jīng)過(guò)FFT后8個(gè)通道取模仿真波形以及恒虛警門(mén)限仿真波形，此圖中恒虛警系數為1.

　　6 結束語(yǔ)

　　近年來(lái)，國內外雷達技術(shù)研究進(jìn)展迅猛，各種新體制雷達相繼問(wèn)世，對雷達信號處理器的處理能力、存儲能力、可擴展性、軟件開(kāi)發(fā)以及數據傳輸與互連能力等各個(gè)方面都提出了更高的要求。FPGA和DSP技術(shù)的采用，增強了數據處理能力，提高了系統的性能指標，促進(jìn)了現代雷達信號處理技術(shù)的發(fā)展。尤其是各種新型的DSP產(chǎn)品，對軟件、外圍接口技術(shù)和互連技術(shù)的良好支持，使雷達信號處理平臺系統結構、拓撲結構得到優(yōu)化，系統的可擴展性得到提高。隨著(zhù)FPGA和DSP的開(kāi)發(fā)和應用的深入，FPGA將在信息與信號處理、通信與信息系統、自動(dòng)控制、雷達、軍事、航天和航空等許多領(lǐng)域得到更加廣泛的應用。