基于FPGA的數字下變頻電路的設計與實(shí)現

低通濾波器的實(shí)現：

　　數字下變頻器的最后一個(gè)模塊是低通FIR濾波器，主要用來(lái)對信號進(jìn)行整形濾波，消除信號中存在的噪聲。本設計采用并行結構的FIR濾波器，由2個(gè)8階濾波器級聯(lián)實(shí)現16階的濾波器，由預相加模塊、查找表模塊和移位相加模塊組成，結構圖如圖3、4所示。

圖3 16階FIR濾波器的級聯(lián)結構圖

圖4 FIR濾波器子模塊結構圖

圖5 16階FIR濾波器響應曲線(xiàn)圖

圖6 DDC實(shí)現的結構圖

　　這種結構的濾波器結構簡(jiǎn)單、易于實(shí)現，很容易擴展成高階濾波器。首先通過(guò)MATLAB中的Fir DesignTool工具得到濾波器的系數圖表(表1)。利用線(xiàn)性FIR濾波器抽頭系數的對稱(chēng)性，通過(guò)加法器將對稱(chēng)的系數進(jìn)行預相加，從而降低硬件規模。根據分布式算法原理，通過(guò)將抽頭系數的所有可能組合固化在ROM中，利用查找表來(lái)代替乘法器。利用預相加模塊產(chǎn)生的地址來(lái)查找ROM表，并將相應的數值進(jìn)行移位相加，從而得出正確的結果。

表1 16階FIR濾波器系數

DDC系統的實(shí)現

　　利用上述的各個(gè)模塊，可得到DDC系統的實(shí)現結構圖如圖6所示。

　　整個(gè)系統在Cyclone系列芯片EP1C6Q240C8上實(shí)現，其FPGA綜合結果圖7所示。

圖7 DDC系統的Quartus綜合結果

圖8 系統時(shí)序測試結果

　　時(shí)序測試圖(圖8)中，黃色為系統時(shí)鐘波形，綠色為NCO產(chǎn)生的正弦波時(shí)序波形，藍色為抽取濾波器輸出的時(shí)序波形，粉紅色為FIR濾波器輸出時(shí)序波形。從示波器顯示的時(shí)序圖可以看出抽取濾波器輸出波形的延時(shí)最大，大約為14ns左右，這和軟件仿真的結果比較吻合，仿真中抽取濾波器輸出的延時(shí)為16.47ns。故抽取濾波器是制約系統時(shí)鐘速率提高的關(guān)鍵因素。

結語(yǔ)

　　本文介紹了一種應用于數字化中頻頻譜分析儀的數字下變頻電路，整個(gè)電路基于FPGA實(shí)現，結構簡(jiǎn)單，易于編程實(shí)現。