基于DSP與CPLD的變頻器PWM脈沖發(fā)生器

作者：時(shí)間：2010-09-05 來(lái)源：網(wǎng)絡(luò )

加入技術(shù)交流群
- 掃碼加入
  和技術(shù)大咖面對面交流
  海量資料庫查詢(xún)

1 引言

近年來(lái),多電平變換器成為電力電子研究的熱點(diǎn)之一,它主要面向中壓大功率的應用場(chǎng)合。目前,有三種基本的多電平變換器拓撲結構[1]：①二極管箝位型;②飛跨電容型;③級聯(lián)型。

幾種拓撲結構各有其優(yōu)缺點(diǎn),但相對而言,級聯(lián)型多電平變頻器具有更獨特的優(yōu)點(diǎn),它的結構如圖1所示。它無(wú)需箝位二極管和電容,易于封裝,不存在電容電壓平衡問(wèn)題。

2 載波移相SPWM技術(shù)

所謂移相式PWM技術(shù)就是將調制波和載波的頻率固定不變,調制波的相位也保持恒定,而只調整載波的相位,從而產(chǎn)生SPWM信號。將不同載波相位下的SPWM信號進(jìn)行線(xiàn)性組合,達到消除諧波、提高輸出功率的目的?？梢宰C明,當相移時(shí)(α為同相的各單元的載波的移相角度,N 為級聯(lián)單元個(gè)數)[2],輸出諧波頻率增大到 2N 倍,更易于濾除。對于三相五電平變頻器,N=2,所以同相級聯(lián)兩單元的載波相差90度。如圖2所示,其中A11與A14載波互差180度,A11與A21的載波互差90度,而A21與A24的載波互差180度。A1與A2串聯(lián)后的輸出電壓：

圖2三相五電平變頻器的A相

由(1)式可知UA不再包含2F±1次以下的諧波,僅包含2F±1以上的諧波。而當級聯(lián)數為N時(shí),則NF±1以下的諧波均被濾去。

3 基于CPLD的三相五電平變頻器PWM脈沖發(fā)生器的原理

一個(gè)DSP只能產(chǎn)生12路PWM脈沖,而三相五電平變頻器需24路PWM脈沖,而用雙DSP輸出24路時(shí)存在同時(shí)性的問(wèn)題,因而用復雜可編程邏輯器件CPLD來(lái)實(shí)現。當前,復雜可編程邏輯器件CPLD在現代數字電路設計中已成為不可或缺的器件,CPLD內部包含的邏輯門(mén)數從幾百至幾萬(wàn),具有可任意配置的幾百個(gè)寄存器和I/O口,并且開(kāi)發(fā)周期短可靈活配置實(shí)現多種功能而無(wú)需改動(dòng)硬件電路。

如圖3為DSP與CPLD構成的PWM脈沖發(fā)生器的控制框圖。

圖3 DSP與CPLD的控制框圖

CPLD接入DSP的時(shí)鐘CLK,以實(shí)現時(shí)鐘一致,dt0,dt1,dt2,dt3為DSP的四根地址線(xiàn),用來(lái)選通CPLD中十二路PWM脈沖發(fā)生器的一路,int為中斷信號,每隔四分之一個(gè)載波周期Tc發(fā)一次,we為DSP的寫(xiě)信號,只有當we與csn(n=1～12)同時(shí)為低電平時(shí)Data才能寫(xiě)入影子寄存器,其中csn為四根地址線(xiàn)譯碼后的輸出,如圖4所示。

圖4 PWM發(fā)生器原理圖

顯然,同一相的八個(gè)開(kāi)關(guān)管只需四路載波,而處于三相同一位置的開(kāi)關(guān)管其載波相同,故可共用一個(gè)基準計數器。下面就圖4介紹PWM發(fā)生器的原理。圖4中的基準計數器為一加減計數器,其計數總值為一個(gè)載波周期TC,而比較寄存器中為脈寬值,當基準計數器計數的值與比較寄存器相等時(shí),比較器輸出產(chǎn)生電平翻轉,每當基準計數器計數到零時(shí),產(chǎn)生一個(gè)使能信號把影子寄存器中的脈寬值送入比較寄存器。由比較器輸出的原始PWM波經(jīng)死區發(fā)生器后產(chǎn)生上下橋臂互補的兩路PWM波。

4 VerilogHDL設計與仿真

根據圖4的原理圖,應用VerilogHDL硬件描述語(yǔ)言進(jìn)行設計。本文選用Altera公司的EPF10K30A系列的CPLD,通過(guò)MAX+PLUSⅡ軟件仿真,圖5所示為A相8路PWM驅動(dòng)信號。波型表明,同一橋臂上下兩路信號在邏輯上滿(mǎn)足互補關(guān)系,并有一定的死區時(shí)間,實(shí)現“先斷后通”,不同橋臂之間的相位正確。