基于DSP+FPGA的WCDMA系統基帶發(fā)送實(shí)現方案

引言

隨著(zhù)Internet的迅猛發(fā)展和各種無(wú)線(xiàn)業(yè)務(wù)需求的增加，目前以承載單一話(huà)音業(yè)務(wù)為主的無(wú)線(xiàn)通信網(wǎng)已經(jīng)越來(lái)越不適應人們的需要，所以，以大容量、高數據率和承載多媒體業(yè)務(wù)為目的的第三代移動(dòng)通信系統(IMT-2000)成為無(wú)線(xiàn)通信的發(fā)展方向。碼分多址(CDMA)技術(shù)憑借其良好的抗噪性、保密性和低功率等優(yōu)點(diǎn)成為第三代移動(dòng)通信中最主要的多址接入技術(shù)。
和傳統的CDMA系統相比，第三代移動(dòng)通信的最大特點(diǎn)在于能支持多種速率的業(yè)務(wù)，從話(huà)音到分組數據到多媒體業(yè)務(wù)，并能根據具體的業(yè)務(wù)需要，提供必要的帶寬。3GPP協(xié)議規定WCDMA系統支持的業(yè)務(wù)類(lèi)型包括：5.15Kbps~12.2Kbps話(huà)音數據、64Kbps電路數據、144Kbps分組數據和384Kbps分組數據。然而，對不同速率業(yè)務(wù)的基帶處理，所需的存儲量、運算量以及處理延時(shí)差異很大。因此，采用何種硬件結構能有效地處理各種業(yè)務(wù)是本文所要探討的問(wèn)題。

本文首先介紹WCDMA系統的無(wú)線(xiàn)信道的基帶發(fā)送方案，說(shuō)明其對多媒體業(yè)務(wù)的支持以及實(shí)現的復雜性。然后，從硬件實(shí)現角度，進(jìn)行了DSP和FPGA的性能比較，提出DSP+FPGA基帶發(fā)送的實(shí)現方案，并以基站分系統(BTS)的發(fā)送單元為例，具體給出了該實(shí)現方案在下行無(wú)線(xiàn)信道基帶發(fā)送單元中的應用。

WCDMA基帶發(fā)送方案

WCDMA系統的發(fā)送單元實(shí)現無(wú)線(xiàn)信道的基帶數據處理(CRC校驗、糾錯編碼、速率適配、交織、復用、成幀)、擴頻加擾、合路與功率控制、成型濾波、D/A轉換、最后提供給模擬前端。下面以下行鏈路為例，分別給出基帶數據處理方案和擴頻加擾調制方案。

圖1下行傳輸信道復用結構

在基帶處理流程中(如圖1所示)，每個(gè)傳輸信道(TrCH)對應一個(gè)業(yè)務(wù)，由于各種業(yè)務(wù)對時(shí)延的要求不同，所以其發(fā)送時(shí)間間隔(TTI)是不同的(TTI∈{10ms，20ms，40ms，80ms})。具體步驟如下：

首先將各傳輸信道的一個(gè)發(fā)送時(shí)間間隔(TTI)內的輸入數據劃分成各傳輸塊，并在每塊末尾加上CRC校驗比特位，以便收端進(jìn)行差錯檢測。

其次將加上校驗位后的所有傳輸塊串行級聯(lián)起來(lái)。如果級聯(lián)后的數據量大于規定的最大編碼塊尺寸，則需對級連后的數據塊進(jìn)行分段處理，分成若干個(gè)尺寸相同編碼塊，使每個(gè)編碼塊的尺寸小于或等于最大編碼塊尺寸。對于不同的編碼方式，最大編碼塊尺寸不同。其中，卷積編碼:Z=504；Turbo編碼:Z=5114(Z表示最大編碼塊尺寸)。

WCDMA所采用的糾錯編碼有兩種：Turbo碼和卷積碼。無(wú)線(xiàn)信道編碼是為了接收機能夠檢測和糾正由于傳輸媒介帶來(lái)的信號誤差，同時(shí)在原數據流中加入了冗余信息，提高了數據傳輸速率。卷積編碼與Turbo編碼相比，前者具有譯碼速度快，時(shí)延小等優(yōu)點(diǎn)；但對較高速率的信道，在滿(mǎn)足相同QoS的條件下，后者對信噪比的要求更低。對于數據量小，要求實(shí)時(shí)性高的業(yè)務(wù)采用卷積編碼,如語(yǔ)音業(yè)務(wù)；而對數據量大，實(shí)時(shí)性要求不高的業(yè)務(wù)采用Turbo編碼，如IP業(yè)務(wù)，多媒體業(yè)務(wù)。

為了將傳輸信道的數據適配到物理信道上去，要對編碼后的數據流進(jìn)行速率適配。速率適配是將傳輸信道上的數據按比特重復或鑿去，使得即使不同傳輸間隔上數據比特數不同，經(jīng)過(guò)傳輸信道復接后的總數據比特數對于給定的物理信道總是不變的。

在數據塊的基帶處理過(guò)程中有兩次交織操作，即第一次交織和第二次交織。交織的作用是將原始數據序列打亂，使得交織前后數據序列的相關(guān)性減弱，提高系統對突發(fā)性錯誤的抗干擾能力。兩次交織均采用列間交織模式，即先將數據逐行寫(xiě)入矩形陣列中去，再按一定的列交織模式逐列讀出。

一個(gè)傳輸信道與一種業(yè)務(wù)類(lèi)型相對應，在物理層，有時(shí)需要將不同的業(yè)務(wù)數據復接在一起，通過(guò)一個(gè)物理信道進(jìn)行傳輸，這個(gè)過(guò)程就是物理層的業(yè)務(wù)復接。

物理信道的擴頻由兩步組成。第一步是信道化，即將每個(gè)數據符號轉化為多個(gè)碼片,以增加信號的帶寬。每個(gè)數據符號內的碼片數被稱(chēng)做擴頻因子(SF)；第二步為加擾，由此給擴頻信號加擾。在下行鏈路中，兩個(gè)連續符號組成的符號對經(jīng)過(guò)串并變換，映射到I和Q支路上。映射的結果是偶數號和奇數號的符號分別映射到I和Q支路上。I和Q支路由相同的實(shí)值信道化碼Cch,SF,m擴頻到碼片速率，然后將I和Q支路上實(shí)值的碼片序列變換成復值碼片序列。該序列由復值的擾碼Sdl,n加擾(復數相乘)。具體的擴頻加擾框圖(如圖2所示)。

圖2除SCH外所有下行物理信道的擴頻

調制信號的碼片速率為3.84Mcps，擴頻過(guò)程產(chǎn)生的復值碼片序列的調制為QPSK，具體的調制框圖(如圖3所示)。

圖3下行鏈路調制

實(shí)現方案

基帶數據處理的電路結構

本文提出了“DSP＋FPGA線(xiàn)性流水陣列結構”的實(shí)現方案：使用DSP與大規模FPGA協(xié)同處理基帶發(fā)送數據。該處理單元以DPS芯片為核心，構造一個(gè)小的DSP系統，電路結構如圖4所示。

在基帶處理單元中，低層的信號預處理算法處理的數據量大，對處理速度的要求高，但運算結構相對比較簡(jiǎn)單，因而適于用FPGA進(jìn)行硬件實(shí)現，這樣能同時(shí)兼顧速度及靈活性。相比之下，高層處理算法的特點(diǎn)是所處理的數據量較低層算法少，但算法的控制結構復雜，適于用運算速度高、尋址方式靈活、通信機制強大的DSP芯片來(lái)實(shí)現。

在圖4的電路結構中，DSP處理器利用其強大的I/O功能實(shí)現單元電路內部和各個(gè)單元之間的通信。從DSP的角度來(lái)看，可重構器件FPGA相當于它的協(xié)處理器。DSP通過(guò)本地總線(xiàn)對FPGA進(jìn)行配置、參數設置及數據交互，實(shí)現軟硬件之間的協(xié)同處理。DSP和FPGA各自帶有RAM，用于存放處理過(guò)程所需要的數據及中間結果。除了DSP芯片和可重構器件FPGA外，硬件設計還包括一些外圍的輔助電路，如FLASHEEPROM、外部存儲器等。其中，FLASHEEPROM中存儲了DSP的執行程序；外部存儲器則作為FPGA的外部RAM擴展，用于存放數據處理過(guò)程中所需的映射圖樣。

基帶處理單元的需求估計

基帶處理單元的需求估計主要包含以下兩個(gè)方面：

●各個(gè)業(yè)務(wù)傳輸通道的數據處理:以無(wú)線(xiàn)信道承載的最高業(yè)務(wù)速率384Kbps為例進(jìn)行分析。根據3GPP協(xié)議TS25.211，為支持該種速率業(yè)務(wù)所要求的信道比特速率最大不超過(guò)960K(對應擴頻增益SF=8，每10ms幀內的比特數是9600bits)。系統在1個(gè)10ms幀